超级军网黄令仪老师，现在还在为提高龙芯总线性能而工作
来源：百度文库 编辑：超级军网 时间：2024/04/30 12:59:51
高茁 杨袆 钟石强 杨旭 黄令仪 胡伟武
半导体学报 , Journal of Semiconductors, 编辑部邮箱 2009年 01期
HyperTransport 是一种点到点的连接，而不是共 享总线的拓扑结构， 因此其延迟大大减少。高带宽、低 延迟的优势使其可以更好地应用于处理器之间的互连。因此，它成为 MI P S 处理器总线的最好替代者。 目前， y p e r T r a n s p o r t 主要承担 “ 显卡与 C P U ” 以及 “ 南桥 I ／ O设备与 C P U ”之间的数据传输任务。 也就是说 ， H y p e r T r a n s p o r t 的主要竞争对手是英特尔 的 F S B 2 ， 与之相比， H y p e r Tr a n s p or t 的性价比优势是 明显的，在提供同等带宽的情况下， H y p e r T r a n s p or t
的管脚数目少得多，这非常有利于降低电路板上的布线复杂度。
我们看到 ， H y p e r T r a n s p or t 主要是应用于 A MD 的芯片组中， 而且， 在 H T阵营中， 越来越多的厂家 已经推出基于 A MD、 K8 处理器的芯片组， 像威盛公 司 的 K 8 T 8 9 0芯 片组 ， S I S公 司的 S I S 7 5 5芯 片组 ， N V D I A的 n F o r c e 3 2 5 0系列 ， A T I 的 R a d e o n X p r e s s 2 0 0等。同时， 在多处理器互连方面， A MD的处理器 以及许多的 MI P S处理器都采用 H y p e r T r a n s p or t 作 为总线连接。同时，在上述众多桥片中还大多支持 P C I E x p r e s s 的插槽 ， 能够很好地实现从 H y p e r T r a n s — p o r t 到 P C I E x p r e s s 的转换。
在工程领域，我们2 0 0 6年开始研究高速总线， 已经取得了初步进展。在近两年的时间中先后加工 了三个芯片， 分别是 2 0 0 6年采用 0 ． 1 8 u mC MO S工艺 流片 I ／ O电路， 锁相环电路， 测试结果表明锁相环的 工作频率可以达到 1 ． 6 G H z ，周期到周期抖动小于
3 0 p s 。 I ／ O P A D电路数据传输速率达到 1 ． 6 G b ／ s ， 板上 传输距离超过 2 0厘米。 2 0 0 7年 8月 份采用 了 S T mi c r o公 司 的 6 5 n m C MO S工艺的设计技术，完成了 H T 1 ． 0以及 H T 2 ． 0 低版本的测试芯片的设计 ，锁相环时钟工作频率可 以达到 2 G H z ， 目前芯片正处于封装测试阶段。在学 术领域， 我们也取得了一定的进展， 并在国际会议以 及学报级期刊上发表了六篇文章高茁 杨袆 钟石强 杨旭 黄令仪 胡伟武
半导体学报 , Journal of Semiconductors, 编辑部邮箱 2009年 01期
HyperTransport 是一种点到点的连接，而不是共 享总线的拓扑结构， 因此其延迟大大减少。高带宽、低 延迟的优势使其可以更好地应用于处理器之间的互连。因此，它成为 MI P S 处理器总线的最好替代者。 目前， y p e r T r a n s p o r t 主要承担 “ 显卡与 C P U ” 以及 “ 南桥 I ／ O设备与 C P U ”之间的数据传输任务。 也就是说 ， H y p e r T r a n s p o r t 的主要竞争对手是英特尔 的 F S B 2 ， 与之相比， H y p e r Tr a n s p or t 的性价比优势是 明显的，在提供同等带宽的情况下， H y p e r T r a n s p or t
的管脚数目少得多，这非常有利于降低电路板上的布线复杂度。
我们看到 ， H y p e r T r a n s p or t 主要是应用于 A MD 的芯片组中， 而且， 在 H T阵营中， 越来越多的厂家 已经推出基于 A MD、 K8 处理器的芯片组， 像威盛公 司 的 K 8 T 8 9 0芯 片组 ， S I S公 司的 S I S 7 5 5芯 片组 ， N V D I A的 n F o r c e 3 2 5 0系列 ， A T I 的 R a d e o n X p r e s s 2 0 0等。同时， 在多处理器互连方面， A MD的处理器 以及许多的 MI P S处理器都采用 H y p e r T r a n s p or t 作 为总线连接。同时，在上述众多桥片中还大多支持 P C I E x p r e s s 的插槽 ， 能够很好地实现从 H y p e r T r a n s — p o r t 到 P C I E x p r e s s 的转换。
在工程领域，我们2 0 0 6年开始研究高速总线， 已经取得了初步进展。在近两年的时间中先后加工 了三个芯片， 分别是 2 0 0 6年采用 0 ． 1 8 u mC MO S工艺 流片 I ／ O电路， 锁相环电路， 测试结果表明锁相环的 工作频率可以达到 1 ． 6 G H z ，周期到周期抖动小于
3 0 p s 。 I ／ O P A D电路数据传输速率达到 1 ． 6 G b ／ s ， 板上 传输距离超过 2 0厘米。 2 0 0 7年 8月 份采用 了 S T mi c r o公 司 的 6 5 n m C MO S工艺的设计技术，完成了 H T 1 ． 0以及 H T 2 ． 0 低版本的测试芯片的设计 ，锁相环时钟工作频率可 以达到 2 G H z ， 目前芯片正处于封装测试阶段。在学 术领域， 我们也取得了一定的进展， 并在国际会议以 及学报级期刊上发表了六篇文章
半导体学报 , Journal of Semiconductors, 编辑部邮箱 2009年 01期
HyperTransport 是一种点到点的连接，而不是共 享总线的拓扑结构， 因此其延迟大大减少。高带宽、低 延迟的优势使其可以更好地应用于处理器之间的互连。因此，它成为 MI P S 处理器总线的最好替代者。 目前， y p e r T r a n s p o r t 主要承担 “ 显卡与 C P U ” 以及 “ 南桥 I ／ O设备与 C P U ”之间的数据传输任务。 也就是说 ， H y p e r T r a n s p o r t 的主要竞争对手是英特尔 的 F S B 2 ， 与之相比， H y p e r Tr a n s p or t 的性价比优势是 明显的，在提供同等带宽的情况下， H y p e r T r a n s p or t
的管脚数目少得多，这非常有利于降低电路板上的布线复杂度。
我们看到 ， H y p e r T r a n s p or t 主要是应用于 A MD 的芯片组中， 而且， 在 H T阵营中， 越来越多的厂家 已经推出基于 A MD、 K8 处理器的芯片组， 像威盛公 司 的 K 8 T 8 9 0芯 片组 ， S I S公 司的 S I S 7 5 5芯 片组 ， N V D I A的 n F o r c e 3 2 5 0系列 ， A T I 的 R a d e o n X p r e s s 2 0 0等。同时， 在多处理器互连方面， A MD的处理器 以及许多的 MI P S处理器都采用 H y p e r T r a n s p or t 作 为总线连接。同时，在上述众多桥片中还大多支持 P C I E x p r e s s 的插槽 ， 能够很好地实现从 H y p e r T r a n s — p o r t 到 P C I E x p r e s s 的转换。
在工程领域，我们2 0 0 6年开始研究高速总线， 已经取得了初步进展。在近两年的时间中先后加工 了三个芯片， 分别是 2 0 0 6年采用 0 ． 1 8 u mC MO S工艺 流片 I ／ O电路， 锁相环电路， 测试结果表明锁相环的 工作频率可以达到 1 ． 6 G H z ，周期到周期抖动小于
3 0 p s 。 I ／ O P A D电路数据传输速率达到 1 ． 6 G b ／ s ， 板上 传输距离超过 2 0厘米。 2 0 0 7年 8月 份采用 了 S T mi c r o公 司 的 6 5 n m C MO S工艺的设计技术，完成了 H T 1 ． 0以及 H T 2 ． 0 低版本的测试芯片的设计 ，锁相环时钟工作频率可 以达到 2 G H z ， 目前芯片正处于封装测试阶段。在学 术领域， 我们也取得了一定的进展， 并在国际会议以 及学报级期刊上发表了六篇文章高茁 杨袆 钟石强 杨旭 黄令仪 胡伟武
半导体学报 , Journal of Semiconductors, 编辑部邮箱 2009年 01期
HyperTransport 是一种点到点的连接，而不是共 享总线的拓扑结构， 因此其延迟大大减少。高带宽、低 延迟的优势使其可以更好地应用于处理器之间的互连。因此，它成为 MI P S 处理器总线的最好替代者。 目前， y p e r T r a n s p o r t 主要承担 “ 显卡与 C P U ” 以及 “ 南桥 I ／ O设备与 C P U ”之间的数据传输任务。 也就是说 ， H y p e r T r a n s p o r t 的主要竞争对手是英特尔 的 F S B 2 ， 与之相比， H y p e r Tr a n s p or t 的性价比优势是 明显的，在提供同等带宽的情况下， H y p e r T r a n s p or t
的管脚数目少得多，这非常有利于降低电路板上的布线复杂度。
我们看到 ， H y p e r T r a n s p or t 主要是应用于 A MD 的芯片组中， 而且， 在 H T阵营中， 越来越多的厂家 已经推出基于 A MD、 K8 处理器的芯片组， 像威盛公 司 的 K 8 T 8 9 0芯 片组 ， S I S公 司的 S I S 7 5 5芯 片组 ， N V D I A的 n F o r c e 3 2 5 0系列 ， A T I 的 R a d e o n X p r e s s 2 0 0等。同时， 在多处理器互连方面， A MD的处理器 以及许多的 MI P S处理器都采用 H y p e r T r a n s p or t 作 为总线连接。同时，在上述众多桥片中还大多支持 P C I E x p r e s s 的插槽 ， 能够很好地实现从 H y p e r T r a n s — p o r t 到 P C I E x p r e s s 的转换。
在工程领域，我们2 0 0 6年开始研究高速总线， 已经取得了初步进展。在近两年的时间中先后加工 了三个芯片， 分别是 2 0 0 6年采用 0 ． 1 8 u mC MO S工艺 流片 I ／ O电路， 锁相环电路， 测试结果表明锁相环的 工作频率可以达到 1 ． 6 G H z ，周期到周期抖动小于
3 0 p s 。 I ／ O P A D电路数据传输速率达到 1 ． 6 G b ／ s ， 板上 传输距离超过 2 0厘米。 2 0 0 7年 8月 份采用 了 S T mi c r o公 司 的 6 5 n m C MO S工艺的设计技术，完成了 H T 1 ． 0以及 H T 2 ． 0 低版本的测试芯片的设计 ，锁相环时钟工作频率可 以达到 2 G H z ， 目前芯片正处于封装测试阶段。在学 术领域， 我们也取得了一定的进展， 并在国际会议以 及学报级期刊上发表了六篇文章
龙芯四核V2版本的可能会上HT2.0,现在的V1 版本还是HT1.0的.
高茁发文章了么 不错 好孩子
SW2 发表于 2009-4-13 17:06 
============他好像还参加了龙芯众核V3版本的设计.
============他好像还参加了龙芯众核V3版本的设计.
好阿，加油干阿
进步就是这么一点点积累起来的。
进步怎么来的，积累怎么来的。不做就永远是零。做了即使开始困难多，但经过积累就有可能追上先进水平。
－－－－－－－－
“在近几年的产业化过程中，我们很幸运碰上了两个好“老师”。我们与意法半导体的合作使我们从态度上和方法上都学会了芯片的质量设计，虽然刚开始时我们觉得他们的要求过于苛刻，但最后我们学会了大规模量产芯片的质量设计方法，这种方法和一般的ASIC设计是有很大不同的;我们与广达的合作使我们从态度和方法上都学会了硬件系统的质量设计。”
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“在近几年的产业化过程中，我们很幸运碰上了两个好“老师”。我们与意法半导体的合作使我们从态度上和方法上都学会了芯片的质量设计，虽然刚开始时我们觉得他们的要求过于苛刻，但最后我们学会了大规模量产芯片的质量设计方法，这种方法和一般的ASIC设计是有很大不同的;我们与广达的合作使我们从态度和方法上都学会了硬件系统的质量设计。”
175799022 发表于 2009-4-13 17:17
恩 做SW-1的时候很爱问问题的 一看就是苗子
恩 做SW-1的时候很爱问问题的 一看就是苗子
我们这边用SMIC的.13 已经做到5Gbps
匿名用户 发表于 2009-4-14 00:30
这么强啊，AMD应该把你们收购了，你们已经超过他了
这么强啊，AMD应该把你们收购了，你们已经超过他了
模拟电路跟线宽关系又不大。
5Gbps是PCI-E v2的单通道数据传输率。
不过其PAM层的许多技术也可用在HT上。
模拟电路跟线宽关系又不大。
5Gbps是PCI-E v2的单通道数据传输率。
不过其PAM层的许多技术也可用在HT上。
LS DDR3 IP做么？
A 10-20 Gb/s PAM2-4 transceiver in 65 nm CMOS
This paper presents the design of a 10 Gb/s PAM2, 20 Gb/s PAM4 high speed low power wire-line transceiver equalizer in a 65 nm CMOS process with 1 V supply voltage. The transmitter occupies 430 × 240 μm2 and consumes 50.56 mW power. With the programmable 5-order pre-emphasis equalizer, the transmitter can compensate for a wide range of channel loss and send a signal with adjustable voltage swing. The receiver equalizer occupies 146 × 186 μm2 and consumes 5.3 mW power.
高茁 杨袆 钟石强 杨旭 黄令仪 胡伟武
半导体学报 , Journal of Semiconductors, 编辑部邮箱 2009年 01期
A 10-20 Gb/s PAM2-4 transceiver in 65 nm CMOS
This paper presents the design of a 10 Gb/s PAM2, 20 Gb/s PAM4 high speed low power wire-line transceiver equalizer in a 65 nm CMOS process with 1 V supply voltage. The transmitter occupies 430 × 240 μm2 and consumes 50.56 mW power. With the programmable 5-order pre-emphasis equalizer, the transmitter can compensate for a wide range of channel loss and send a signal with adjustable voltage swing. The receiver equalizer occupies 146 × 186 μm2 and consumes 5.3 mW power.
高茁 杨袆 钟石强 杨旭 黄令仪 胡伟武
半导体学报 , Journal of Semiconductors, 编辑部邮箱 2009年 01期
要把市场做起来还要很长的路要走呀