超级军网转发个CPU的源代码,把某某捧上天的可以闭嘴了
来源：百度文库 编辑：超级军网 时间：2024/04/29 05:29:17
很多人都知道这个东西,不用多说,网址是http://www.srisc.com/?s1
外部接口是Wishbone可以和http://www.opencores.org/上很多IP搭配使用
另外最近也出了AMBA Bridge,很多现有ARM中的东东也可以用了
注意,以上网站均被GFW和谐,需翻墙而出
Simply RISC S1 Core
很多人都知道这个东西,不用多说,网址是http://www.srisc.com/?s1
外部接口是Wishbone可以和http://www.opencores.org/上很多IP搭配使用
另外最近也出了AMBA Bridge,很多现有ARM中的东东也可以用了
注意,以上网站均被GFW和谐,需翻墙而出
Simply RISC S1 Core Written by Administrator Monday 10 November 2008
SimplyRISC S1 Core is a cutdown version of the OpenSPARC processor releasedas open-source by Sun Microsystems. The current version is based on thelatest OpenSPARC T1 v1.6.
While OpenSPARC T1 (codename Niagara) features 8 SPARC CPU Cores and several peripherals, Simply RISC S1 Core (codename Sirocco) takes only one 64-bit SPARC Core from that design and adds a Wishbone/AMBA bridge and a simple reset controller:
The whole process of designing a Wishbone bridge for the SPARC Core has been detailed in Chapter 11 of the book OpenSPARC Internals; the design now also supports an AMBA bridge as explained on the home page.
The enviroment contains scripts that support the use of three different "flavors" of the S1 Core; the following table summarizes the synthesis results obtained with Xilinx tools:
S1 Core versionDescriptionVirtex-5 Area (*)S1 Core EEFour threads, usual 16K+8K L1 caches60K LUTsS1 Core SEOne thread, usual 16K+8K L1 caches40K LUTsS1 Core MEOne thread, no L1 caches37K LUTs(*) Number of Slice LUTs on Virtex-5 devices, pre-Place-and-Route, obtained with provided push-button script
The S1 core design is based on the OpenSparc T1design released by Sun under the GPL license in May. Sun apparentlyreleased the T1 design in hopes of increasing the number of embeddeddesigns based on Solaris, as well as to inspire more Linux-basedembedded designs based on the SPARC architecture.
While the T1released by Sun has eight cores, the S1 design is based on a single CPUcore "extracted" from the OpenSPARC T1 design, Simply RISC says, alongwith a reset controller and interrupt controller.
S1's fancy architecture diagram
(Source: Simply RISC)
TheS1 design also includes a Wishbone bridge, rather than the "PCX/CPX"(processor-to-cache and vice-versa crossbar switch) used in the T1.Compatibility with the Wishbone specification maintained byOpenCores.org ensures that the S1 design can be combined with otherWishbone-friendly cores available through OpenCores.org, Simply RISCsays.
The S1's core "basically" implements the SPARC v9 64-bitISA (instruction set architecture), Simply RISC says. The company referusers to documentation "freely available on the opensparc.net" websitefor specifics.
A GCC compiler is available for the SPARC v9 ISAarchitecture, and x86-to-SPARC cross-development toolchains can bedownloaded from the Internet, Simply RISC says.
Additionally,the SPARC v9 ISA is supported by the newest Linux kernel, and byvarious Linux software packages, according to the company. And, aversion of the complete Ubuntu distribution available for themulti-core T1 "could be used in a seamless way also" for the S1 core,Simply RISC suggests.
Simply RISC spokesperson FabrizioFazzini said, "One of the main purposes was to keep the S1 Coreenvironment as simple as possible to encourage developers: most of thesimulation and synthesis activities are now performed with simplepush-button scripts and system requirements are very easy to meet.Simply RISC plans to add new features to the S1 Core and test themextensively over the next months with the help of the community."
SimplyRISC describes itself as a team of former STMicroelectronics engineersworking in Catania, Italy and Bristol, UK. The company plans to developand support GPL-licensed "CPU cores, peripherals, and interfaces," itsays, in order to "build up free hardware design of microprocessors,Systems-on-a-Chip (SoC), and Networks-on-a-Chip (NoC)." The S1 isSimply RISC's first released design.
Availability
Theinitial 0.1 release of the S1 core is available now, and can bedownloaded without registration. It requires a Linux system with bashand sed to install. For simulation, it requires Icarus Verilog (freesoftware) or Synopsys VCS MX (commercial software). It can besynthesized using Icarus Verilog (free software) or Synopsys DesignCompiler (commercial software), Simply RISC says.
The distribution may also work on Windows/Cygwin, according to the company, although this is untested.
外部接口是Wishbone可以和http://www.opencores.org/上很多IP搭配使用
另外最近也出了AMBA Bridge,很多现有ARM中的东东也可以用了
注意,以上网站均被GFW和谐,需翻墙而出
Simply RISC S1 Core
| Written by Administrator | ||||||||||||
| Monday 10 November 2008 | ||||||||||||
| SimplyRISC S1 Core is a cutdown version of the OpenSPARC processor releasedas open-source by Sun Microsystems. The current version is based on thelatest OpenSPARC T1 v1.6. While OpenSPARC T1 (codename Niagara) features 8 SPARC CPU Cores and several peripherals, Simply RISC S1 Core (codename Sirocco) takes only one 64-bit SPARC Core from that design and adds a Wishbone/AMBA bridge and a simple reset controller: The enviroment contains scripts that support the use of three different "flavors" of the S1 Core; the following table summarizes the synthesis results obtained with Xilinx tools:
The S1 core design is based on the OpenSparc T1design released by Sun under the GPL license in May. Sun apparentlyreleased the T1 design in hopes of increasing the number of embeddeddesigns based on Solaris, as well as to inspire more Linux-basedembedded designs based on the SPARC architecture. While the T1released by Sun has eight cores, the S1 design is based on a single CPUcore "extracted" from the OpenSPARC T1 design, Simply RISC says, alongwith a reset controller and interrupt controller. S1's fancy architecture diagram (Source: Simply RISC) TheS1 design also includes a Wishbone bridge, rather than the "PCX/CPX"(processor-to-cache and vice-versa crossbar switch) used in the T1.Compatibility with the Wishbone specification maintained byOpenCores.org ensures that the S1 design can be combined with otherWishbone-friendly cores available through OpenCores.org, Simply RISCsays. The S1's core "basically" implements the SPARC v9 64-bitISA (instruction set architecture), Simply RISC says. The company referusers to documentation "freely available on the opensparc.net" websitefor specifics. A GCC compiler is available for the SPARC v9 ISAarchitecture, and x86-to-SPARC cross-development toolchains can bedownloaded from the Internet, Simply RISC says. Additionally,the SPARC v9 ISA is supported by the newest Linux kernel, and byvarious Linux software packages, according to the company. And, aversion of the complete Ubuntu distribution available for themulti-core T1 "could be used in a seamless way also" for the S1 core,Simply RISC suggests. Simply RISC spokesperson FabrizioFazzini said, "One of the main purposes was to keep the S1 Coreenvironment as simple as possible to encourage developers: most of thesimulation and synthesis activities are now performed with simplepush-button scripts and system requirements are very easy to meet.Simply RISC plans to add new features to the S1 Core and test themextensively over the next months with the help of the community." SimplyRISC describes itself as a team of former STMicroelectronics engineersworking in Catania, Italy and Bristol, UK. The company plans to developand support GPL-licensed "CPU cores, peripherals, and interfaces," itsays, in order to "build up free hardware design of microprocessors,Systems-on-a-Chip (SoC), and Networks-on-a-Chip (NoC)." The S1 isSimply RISC's first released design. Availability Theinitial 0.1 release of the S1 core is available now, and can bedownloaded without registration. It requires a Linux system with bashand sed to install. For simulation, it requires Icarus Verilog (freesoftware) or Synopsys VCS MX (commercial software). It can besynthesized using Icarus Verilog (free software) or Synopsys DesignCompiler (commercial software), Simply RISC says. The distribution may also work on Windows/Cygwin, according to the company, although this is untested. |
外部接口是Wishbone可以和http://www.opencores.org/上很多IP搭配使用
另外最近也出了AMBA Bridge,很多现有ARM中的东东也可以用了
注意,以上网站均被GFW和谐,需翻墙而出
Simply RISC S1 Core Written by Administrator Monday 10 November 2008
SimplyRISC S1 Core is a cutdown version of the OpenSPARC processor releasedas open-source by Sun Microsystems. The current version is based on thelatest OpenSPARC T1 v1.6.While OpenSPARC T1 (codename Niagara) features 8 SPARC CPU Cores and several peripherals, Simply RISC S1 Core (codename Sirocco) takes only one 64-bit SPARC Core from that design and adds a Wishbone/AMBA bridge and a simple reset controller:
The whole process of designing a Wishbone bridge for the SPARC Core has been detailed in Chapter 11 of the book OpenSPARC Internals; the design now also supports an AMBA bridge as explained on the home page.The enviroment contains scripts that support the use of three different "flavors" of the S1 Core; the following table summarizes the synthesis results obtained with Xilinx tools:
S1 Core versionDescriptionVirtex-5 Area (*)S1 Core EEFour threads, usual 16K+8K L1 caches60K LUTsS1 Core SEOne thread, usual 16K+8K L1 caches40K LUTsS1 Core MEOne thread, no L1 caches37K LUTs(*) Number of Slice LUTs on Virtex-5 devices, pre-Place-and-Route, obtained with provided push-button script
The S1 core design is based on the OpenSparc T1design released by Sun under the GPL license in May. Sun apparentlyreleased the T1 design in hopes of increasing the number of embeddeddesigns based on Solaris, as well as to inspire more Linux-basedembedded designs based on the SPARC architecture.
While the T1released by Sun has eight cores, the S1 design is based on a single CPUcore "extracted" from the OpenSPARC T1 design, Simply RISC says, alongwith a reset controller and interrupt controller.
S1's fancy architecture diagram
(Source: Simply RISC)
TheS1 design also includes a Wishbone bridge, rather than the "PCX/CPX"(processor-to-cache and vice-versa crossbar switch) used in the T1.Compatibility with the Wishbone specification maintained byOpenCores.org ensures that the S1 design can be combined with otherWishbone-friendly cores available through OpenCores.org, Simply RISCsays.
The S1's core "basically" implements the SPARC v9 64-bitISA (instruction set architecture), Simply RISC says. The company referusers to documentation "freely available on the opensparc.net" websitefor specifics.
A GCC compiler is available for the SPARC v9 ISAarchitecture, and x86-to-SPARC cross-development toolchains can bedownloaded from the Internet, Simply RISC says.
Additionally,the SPARC v9 ISA is supported by the newest Linux kernel, and byvarious Linux software packages, according to the company. And, aversion of the complete Ubuntu distribution available for themulti-core T1 "could be used in a seamless way also" for the S1 core,Simply RISC suggests.
Simply RISC spokesperson FabrizioFazzini said, "One of the main purposes was to keep the S1 Coreenvironment as simple as possible to encourage developers: most of thesimulation and synthesis activities are now performed with simplepush-button scripts and system requirements are very easy to meet.Simply RISC plans to add new features to the S1 Core and test themextensively over the next months with the help of the community."
SimplyRISC describes itself as a team of former STMicroelectronics engineersworking in Catania, Italy and Bristol, UK. The company plans to developand support GPL-licensed "CPU cores, peripherals, and interfaces," itsays, in order to "build up free hardware design of microprocessors,Systems-on-a-Chip (SoC), and Networks-on-a-Chip (NoC)." The S1 isSimply RISC's first released design.
Availability
Theinitial 0.1 release of the S1 core is available now, and can bedownloaded without registration. It requires a Linux system with bashand sed to install. For simulation, it requires Icarus Verilog (freesoftware) or Synopsys VCS MX (commercial software). It can besynthesized using Icarus Verilog (free software) or Synopsys DesignCompiler (commercial software), Simply RISC says.
The distribution may also work on Windows/Cygwin, according to the company, although this is untested.
这样的东西正好合适学生课程学习,并且可以在低端FPGA上运行:victory: :victory: :victory:
呵呵，这种东西还是少说得好，何苦来哉，你让FQ们明白了ABC，还要被FQ叫成是loser。
始终看不懂的，那他们始终也不明白。
如果稍微懂点道理，还会捧龙芯的臭脚？
超大的特点就是越无知就越“成功”。
想起来前一段时间讨论高可靠性的实时系统，我说Ada有内嵌的并发机制，竟然被几个搞Java的人骂，说我装神弄鬼。
这里讨论电信系统，有一个认为电信系统就是“FreeBSD+TCP/IP”的SB说我“不懂技术”。
要讲点软件工程的心得，认为几万行代码就了不起的家伙会认为你跟本就不是搞技术的，这也难怪，你讲的人家根本就听不懂。
你让他们去YY好睐，干我屁事，我干吗要让FF明白，让FF一直糊涂下去不是更好？
始终看不懂的，那他们始终也不明白。
如果稍微懂点道理，还会捧龙芯的臭脚？
超大的特点就是越无知就越“成功”。
想起来前一段时间讨论高可靠性的实时系统，我说Ada有内嵌的并发机制，竟然被几个搞Java的人骂，说我装神弄鬼。
这里讨论电信系统，有一个认为电信系统就是“FreeBSD+TCP/IP”的SB说我“不懂技术”。
要讲点软件工程的心得，认为几万行代码就了不起的家伙会认为你跟本就不是搞技术的，这也难怪，你讲的人家根本就听不懂。
你让他们去YY好睐，干我屁事，我干吗要让FF明白，让FF一直糊涂下去不是更好？
我以后要改邪归正了，愚乐FQ也是一件有趣的事情，反正都是闲聊，干吗这么正经。
真要论编假消息YY，搞FQ的那一套，简单。
真要论编假消息YY，搞FQ的那一套，简单。
就好像操作系统, 数据库系统.大家都知道是怎么回事, 甚至也能做出个像模像样的东西出来.
但是要把这个东西拿出来卖, 那就是另一回事了.
但是要把这个东西拿出来卖, 那就是另一回事了.
OpenSPARC 的技术档次顶多也就是龙2早期版本的水平，跟龙3根本没法比，在微处理器方面，美国的技术优势已经丧失。
龙2能授权给意法就是最好的说明，据说龙3意法也很有兴趣，但是考虑到有可能导致先进技术的外泄，所以中科院没同意。
龙2能授权给意法就是最好的说明，据说龙3意法也很有兴趣，但是考虑到有可能导致先进技术的外泄，所以中科院没同意。
原帖由 暗夜流星 于 2009-2-22 16:26 发表
OpenSPARC 的技术档次顶多也就是龙2早期版本的水平，跟龙3根本没法比，在微处理器方面，美国的技术优势已经丧失。
龙2能授权给意法就是最好的说明，据说龙3意法也很有兴趣，但是考虑到有可能导致先进技术的外泄， ...
继续继续:D :D 大家欢呼新一代教主诞生:D :D
龙芯项目组公布出来的东西都是经过保密部门的审查的。
在原有的技术性能上都打了折扣的。
给军方的芯片才是最高水平。
龙芯的经费是来自于中央的特别拨款，老大发狠了，一下子拨了XX亿！
这还是第一批，这些内幕消息，你自然不知道了 :D
在原有的技术性能上都打了折扣的。
给军方的芯片才是最高水平。
龙芯的经费是来自于中央的特别拨款，老大发狠了，一下子拨了XX亿！
这还是第一批，这些内幕消息，你自然不知道了 :D
原帖由 fr6zp 于 2009-2-22 16:35 发表
继续继续:D :D 大家欢呼新一代教主诞生:D :D
龙芯的核心思想：只是一种技术跟踪而已。
说白了就是国家砸些钱，让他们练手的。出大成果最好。
没出成果只要有逐步的进步就行。
不要想着一步登天
说白了就是国家砸些钱，让他们练手的。出大成果最好。
没出成果只要有逐步的进步就行。
不要想着一步登天
说反话说怪话就不好了:D
sun把硬件也开源了，龙芯论坛上早就贴出来了讨论过。但这可以让人闭嘴，是何道理。
原帖由 暗夜流星 于 2009-2-22 15:05 发表
我以后要改邪归正了，愚乐FQ也是一件有趣的事情，反正都是闲聊，干吗这么正经。
真要论编假消息YY，搞FQ的那一套，简单。
我看你就是不折不扣的FQ
搞出来就好，性能的差距没关系，这东西说白了也就是为了国家安全考虑，如果想拿出来民用赚点钱，估计还有相当长的路要走。加油！
LZ，有人把我们的吹成世界第一了么？我怎么没见过？？？
原帖由 暗夜流星 于 2009-2-22 16:26 发表
OpenSPARC 的技术档次顶多也就是龙2早期版本的水平，跟龙3根本没法比，在微处理器方面，美国的技术优势已经丧失。
龙2能授权给意法就是最好的说明，据说龙3意法也很有兴趣，但是考虑到有可能导致先进技术的外泄， ...
庐山瀑布汗,老大这魔术变的太快了
原帖由 什么吗 于 2009-2-22 16:57 发表
楼主直到现在还想把龙芯往高端方面引？？？
汗~~~:L :L
龙芯的核心思想：只是一种技术跟踪而已。
说白了就是国家砸些钱，让他们练手的。出大成果最好。
没出成果只要有逐步的进步就行。
不要想着一步 ...
那是自然的,就像J10要训练一批合格的人员一样,这个也是带教学性质的,不过某人口气太大
原帖由 极乐鸟 于 2009-2-22 17:27 发表
sun把硬件也开源了，龙芯论坛上早就贴出来了讨论过。但这可以让人闭嘴，是何道理。
让那些叫净扯"中国芯"概念的人闭嘴
其实这里谈技术就跟历史区谈历史一样,不如说是谈屁股,FQ上这里不是听你讲技术的,而是来判断你屁股坐在哪里的,事实与真相,人家有个屁兴趣,他关心的只是你的屁股有没有跟他的屁股坐在一条凳子上
这世上开源的硬件软件多了，并不妨碍其他的硬件软件的研制。
原帖由 极乐鸟 于 2009-2-22 21:04 发表
这世上开源的硬件软件多了，并不妨碍其他的硬件软件的研制。
问题是有人认为TG离了它就活不了,:Q :Q
为什么总有人明暗的说是国家砸钱呢
龙芯是什么水平是一回事，恶意歪曲是另一回事
龙芯是什么水平是一回事，恶意歪曲是另一回事
原帖由 暗夜流星 于 2009-2-22 14:59 发表
呵呵，这种东西还是少说得好，何苦来哉，你让FQ们明白了ABC，还要被FQ叫成是loser。
始终看不懂的，那他们始终也不明白。
如果稍微懂点道理，还会捧龙芯的臭脚？
超大的特点就是越无知就越“成功”。
想起来前一段时间讨论高可靠性的实时系统，我说Ada有内嵌的并发机制，竟然被几个搞Java的人骂，说我装神弄鬼。
这里讨论电信系统，有一个认为电信系统就是“FreeBSD+TCP/IP”的SB说我“不懂技术”。
要讲点软件工程的心得，认为几万行代码就了不起的家伙会认为你跟本就不是搞技术的，这也难怪，你讲的人家根本就听不懂。
你让他们去YY好睐，干我屁事，我干吗要让FF明白，让FF一直糊涂下去不是更好？
说到这个。。。
记得几年前有个项目，额写了条SQL查询语句，打A4纸能打四页，就以为自己牛B的不行。。。。
后来过了不久，某个机会看到了IBM的某个ERP项目，裤叉刷的一下变成透明状态。。。。:L :Q :')
饿当年以为自己把c/c++玩的很牛B了,后来看了偶们老板从米国"偷"回来的电力仿真软件开发平台源代码后,才明白偶的小伎俩跟人家20年前设计这些代码的人比起来,简直就是微不足道,这一实时数据库+开发平台+运行平台的完整系统让偶真是大开眼界,这可是20多年前人家弄的
不错，是楼主自己编的么？
拿别人的东西去攻击另一些人的能力，恐怕......
我没别的意思，拿不属于自己的东西去讽刺别人的无能，好像也不是一种什么特别荣耀的事。
拿别人的东西去攻击另一些人的能力，恐怕......
我没别的意思，拿不属于自己的东西去讽刺别人的无能，好像也不是一种什么特别荣耀的事。
原帖由 暗夜流星 于 2009-2-22 16:26 发表
OpenSPARC 的技术档次顶多也就是龙2早期版本的水平，跟龙3根本没法比，在微处理器方面，美国的技术优势已经丧失。
龙2能授权给意法就是最好的说明，据说龙3意法也很有兴趣，但是考虑到有可能导致先进技术的外泄， ...
拜……
再拜……
原帖由 旺财与小强 于 2009-2-23 00:16 发表
不错，是楼主自己编的么？
拿别人的东西去攻击另一些人的能力，恐怕......
我没别的意思，拿不属于自己的东西去讽刺别人的无能，好像也不是一种什么特别荣耀的事。
这个蛋不错。是你下的么？没别的意思。拿不属于自己的鸡蛋去讽刺别鸡的无能，好像也不是一种什么特别荣耀的事。
这个菜不错，是你做的么？没别的意思。拿不属于自己的菜去讽刺别家厨师的无能，好像也不是一种什么特别荣耀的事。
]]
原帖由 暗夜流星 于 2009-2-22 14:59 发表
呵呵，这种东西还是少说得好，何苦来哉，你让FQ们明白了ABC，还要被FQ叫成是loser。
始终看不懂的，那他们始终也不明白。
如果稍微懂点道理，还会捧龙芯的臭脚？
超大的特点就是越无知就越“成功”。
想起来前一 ...
[quote]4# 大 中 小 发表于 2009-2-22 15:05 只看该作者
139手机邮箱，短信提醒，不限容量，爽！
我以后要改邪归正了，愚乐FQ也是一件有[quote]
[quote]6# 大 中 小 发表于 2009-2-22 16:26 只看该作者
139手机邮箱，短信提醒，不限容量，爽！
OpenSPARC 的技术档次顶多也就是龙2早期版本的水平，跟龙3根本没法比，在微处理器方面，美国的技术优势已经丧失。龙2能授权给意法就是最好的说明，据说龙3意法也很有兴趣，但是考虑到有可能导致先进技术的外泄，所以中科院没同意。。[quote]
怎么现在的年轻人这么没有耐心呢？还是现在的语文水平严重落后？反话会看不？各位拜教主前现看看人家的前言好不？
:L
原帖由 topkim 于 2009-2-23 08:41 发表
[quote]4# 大 中 小 发表于 2009-2-22 15:05 只看该作者
139手机邮箱，短信提醒，不限容量，爽！
我以后要改邪归正了，愚乐FQ也是一件有[quote]
[quote]6# 大 中 小 发表于 2009-2-22 16:26 只看该作者
...
;P 支持龙芯的人根本不知道某些“振奋人心”的消息怎么出来的。
我不反对龙芯，这就象做习题，肯做就是好事。问题是画了个建筑设计图就说造好了一幢大楼，这个就有点过分了。
原帖由 极乐鸟 于 2009-2-22 21:04 发表
这世上开源的硬件软件多了，并不妨碍其他的硬件软件的研制。
该不会是早安地球的极乐鸟吧
早安地球，头一次听说。
]]
只谈立场不谈技术;P
原帖由 屠城校尉 于 2009-2-23 11:42 发表
SUN 的一个营销手段而巳, 那麽兴奋. 实际上不过就是 OPEN 了就免了收授权费. 可以有更多人对这个 CHIP 有兴趣.
OpenSPARC
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OpenSPARC開放原碼社群網站OpenSPARC是 ...
估计您老大还看不懂这些是啥意思。
cpu设计分很多层次，用verilog做出来的源码相当于软件的源程序，真的要做成可用的软件还需要经过平台移植的修改，编译，还有优化。这个就是开源的本意。
但是不讲求性能的话已经可以用FPGA做出样品来了。这一层就是cpu设计的核心，知识产权的官司打的就都是这一层面上的。
原帖由 极乐鸟 于 2009-2-23 11:32 发表
早安地球，头一次听说。
http://blog.sina.com.cn/s/articlelist_1265580667_4_1.html
这个就是另一个极乐鸟的早安地球, 个人觉得不错
原帖由 qnxchina 于 2009-2-22 12:34 发表
这样的东西正好合适学生课程学习,并且可以在低端FPGA上运行:victory: :victory: :victory:
您又来了啊，我还是那个简单的小要求，您能举个例子有谁家把这个“开源”cpu真正流片成功可以运行的么？
退一步讲，你给我找找他的initiate license，里面有没有你可以出售基于OpenSparc设计的条款啊？
你在这上面做的一切工作，都是提Sun干活，帮他们挣钱
在这里jjyy的人说来也可笑。实现“可用”的通用处理器算个p的难度，多少学校本科毕设甚至课设就是在fpga上实线8086或者原始的MIPS。hww自己就提到当年做过8086，当然是用多板实现的。
纸上谈兵的小子们听好了：现在的问题是做出一个“堪用，够用”的东西。你y的要是有意见？就自己做一个用事实鄙视hww。
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原帖由 什么吗 于 2009-2-22 16:57 发表
楼主直到现在还想把龙芯往高端方面引？？？
汗~~~:L :L
龙芯的核心思想：只是一种技术跟踪而已。
说白了就是国家砸些钱，让他们练手的。出大成果最好。
没出成果只要有逐步的进步就行。
不要想着一步 ...
同志呀，人家在说反话呢。;P
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原帖由 Oceanian 于 2009-2-23 12:30 发表
您又来了啊，我还是那个简单的小要求，您能举个例子有谁家把这个“开源”cpu真正流片成功可以运行的么？
退一步讲，你给我找找他的initiate license，里面有没有你可以出售基于OpenSparc设计的条款啊？
你 ...
我在某展会上拿到过一个小公司的宣传资料，他们有sparc兼容的产品。当然实际商业化估计还是要付给sun一些授权费的。
其实arm，mips，powerpc都是这样的模式。opensparc的情况是自己做一些样品或者研究连授权都不需要了，甚至做一些自己的产品，比如一个包含软硬件的嵌入式系统，只要不出售、转售ip， sun都不会追究----软件也自己搞或者opensource的话根本没办法追究。不过要问sun买操作系统软件，sun就可以收授权费了。