超级军网三星的10nm性能提升好小，10nmLPE只相当于台积电的16FF+ ...
来源：百度文库 编辑：超级军网 时间：2024/05/06 09:37:54
三星电子在6月7日该公司与美国新思科技（Synopsys）联合举办的会议上公开了该公司代工业务的工艺路线图。此次会议与第53届设计自动化大会 （53rd Design Automation Conference，DAC 2016，2016年6月5日～10日举行）同在美国奥斯汀举行。
会 议的主题是“Ready to Design at 10nm! Synopsys and Samsung Foundry 10nm Enablement for Tapeout Success”。来自三星的演讲嘉宾是Foundry Marketing Samsung SSI的高级总监Kelvin Low。正如会议主题所表达的那样，Kelvin Low主要围绕10nm工艺发表了演讲，同时还介绍了10nm之前的14nm以及10nm之后的7nm工艺。
三 星首次在DAC的展会上设置展区是在两年前的第51届DAC（DAC 2014）上，当时大力宣传了该公司的第一代14nm工艺“14LPE”。之后该公司在2016年1月发布了第二代14nm工艺“14LPP”（参阅本站 报道）。14LPP在14LPE FinFET的基础上优化改进而来，提高了性能。推出14LPE之后不久，三星还开发出了14LPC。能够采用低成本工艺生产RF电路，除了中低端智能手 机之外，该公司还打算将其应用于IoT用芯片等。
从此次公布的路线图来看，三星在10nm方面将首先推出“10LPE”，然后再推出 “10LPP”。关于10LPE，2014年该公司公开了PDK（Process Design Kit，工艺设计套件），2015年完善了设计流程及Library IP。进入2016年之后，开始进行风险量产。后来，该公司又公开了10LPP的PDK。并打算在2016年内完善10LPP的设计流程及Library IP，并于2016年底开始进行10LPP的风险量产。10nm的正式量产将从2017年早些时候开始。另外，据Kelvin Low介绍，10LPE的性能提高到了14LPP的1.1倍，芯片面积缩小至68％，10LPP的性能提高至14LPP的1.2倍，芯片面积缩小至 68％。
Kelvin Low还表示，10nm工艺时代将会持续很长时间。之后，将会在短时期内采用液浸ArF 7nm工艺生产。“就像平面型22nm是过渡至FinFET 14nm的中间工艺那样，二者十分相似”。液浸ArF 7nm之后，将会迎来真正的7nm时代。真正的7nm工艺将使用EUV（Extreme Ultraviolet）曝光技术。EUV 7nm工艺可将液浸ArF 7nm工艺使用的约80枚掩膜减少至60枚左右。另外，关于两种7nm工艺，此次的路线图并未给出明确的时间。
10nmLPP相比14nmLPP提升20%？？
三星电子在6月7日该公司与美国新思科技（Synopsys）联合举办的会议上公开了该公司代工业务的工艺路线图。此次会议与第53届设计自动化大会 （53rd Design Automation Conference，DAC 2016，2016年6月5日～10日举行）同在美国奥斯汀举行。
会 议的主题是“Ready to Design at 10nm! Synopsys and Samsung Foundry 10nm Enablement for Tapeout Success”。来自三星的演讲嘉宾是Foundry Marketing Samsung SSI的高级总监Kelvin Low。正如会议主题所表达的那样，Kelvin Low主要围绕10nm工艺发表了演讲，同时还介绍了10nm之前的14nm以及10nm之后的7nm工艺。
三 星首次在DAC的展会上设置展区是在两年前的第51届DAC（DAC 2014）上，当时大力宣传了该公司的第一代14nm工艺“14LPE”。之后该公司在2016年1月发布了第二代14nm工艺“14LPP”（参阅本站 报道）。14LPP在14LPE FinFET的基础上优化改进而来，提高了性能。推出14LPE之后不久，三星还开发出了14LPC。能够采用低成本工艺生产RF电路，除了中低端智能手 机之外，该公司还打算将其应用于IoT用芯片等。
从此次公布的路线图来看，三星在10nm方面将首先推出“10LPE”，然后再推出 “10LPP”。关于10LPE，2014年该公司公开了PDK（Process Design Kit，工艺设计套件），2015年完善了设计流程及Library IP。进入2016年之后，开始进行风险量产。后来，该公司又公开了10LPP的PDK。并打算在2016年内完善10LPP的设计流程及Library IP，并于2016年底开始进行10LPP的风险量产。10nm的正式量产将从2017年早些时候开始。另外，据Kelvin Low介绍，10LPE的性能提高到了14LPP的1.1倍，芯片面积缩小至68％，10LPP的性能提高至14LPP的1.2倍，芯片面积缩小至 68％。
Kelvin Low还表示，10nm工艺时代将会持续很长时间。之后，将会在短时期内采用液浸ArF 7nm工艺生产。“就像平面型22nm是过渡至FinFET 14nm的中间工艺那样，二者十分相似”。液浸ArF 7nm之后，将会迎来真正的7nm时代。真正的7nm工艺将使用EUV（Extreme Ultraviolet）曝光技术。EUV 7nm工艺可将液浸ArF 7nm工艺使用的约80枚掩膜减少至60枚左右。另外，关于两种7nm工艺，此次的路线图并未给出明确的时间。
10nmLPP相比14nmLPP提升20%？？
会 议的主题是“Ready to Design at 10nm! Synopsys and Samsung Foundry 10nm Enablement for Tapeout Success”。来自三星的演讲嘉宾是Foundry Marketing Samsung SSI的高级总监Kelvin Low。正如会议主题所表达的那样，Kelvin Low主要围绕10nm工艺发表了演讲，同时还介绍了10nm之前的14nm以及10nm之后的7nm工艺。
三 星首次在DAC的展会上设置展区是在两年前的第51届DAC（DAC 2014）上，当时大力宣传了该公司的第一代14nm工艺“14LPE”。之后该公司在2016年1月发布了第二代14nm工艺“14LPP”（参阅本站 报道）。14LPP在14LPE FinFET的基础上优化改进而来，提高了性能。推出14LPE之后不久，三星还开发出了14LPC。能够采用低成本工艺生产RF电路，除了中低端智能手 机之外，该公司还打算将其应用于IoT用芯片等。
从此次公布的路线图来看，三星在10nm方面将首先推出“10LPE”，然后再推出 “10LPP”。关于10LPE，2014年该公司公开了PDK（Process Design Kit，工艺设计套件），2015年完善了设计流程及Library IP。进入2016年之后，开始进行风险量产。后来，该公司又公开了10LPP的PDK。并打算在2016年内完善10LPP的设计流程及Library IP，并于2016年底开始进行10LPP的风险量产。10nm的正式量产将从2017年早些时候开始。另外，据Kelvin Low介绍，10LPE的性能提高到了14LPP的1.1倍，芯片面积缩小至68％，10LPP的性能提高至14LPP的1.2倍，芯片面积缩小至 68％。
Kelvin Low还表示，10nm工艺时代将会持续很长时间。之后，将会在短时期内采用液浸ArF 7nm工艺生产。“就像平面型22nm是过渡至FinFET 14nm的中间工艺那样，二者十分相似”。液浸ArF 7nm之后，将会迎来真正的7nm时代。真正的7nm工艺将使用EUV（Extreme Ultraviolet）曝光技术。EUV 7nm工艺可将液浸ArF 7nm工艺使用的约80枚掩膜减少至60枚左右。另外，关于两种7nm工艺，此次的路线图并未给出明确的时间。
10nmLPP相比14nmLPP提升20%？？
三星电子在6月7日该公司与美国新思科技（Synopsys）联合举办的会议上公开了该公司代工业务的工艺路线图。此次会议与第53届设计自动化大会 （53rd Design Automation Conference，DAC 2016，2016年6月5日～10日举行）同在美国奥斯汀举行。
会 议的主题是“Ready to Design at 10nm! Synopsys and Samsung Foundry 10nm Enablement for Tapeout Success”。来自三星的演讲嘉宾是Foundry Marketing Samsung SSI的高级总监Kelvin Low。正如会议主题所表达的那样，Kelvin Low主要围绕10nm工艺发表了演讲，同时还介绍了10nm之前的14nm以及10nm之后的7nm工艺。
三 星首次在DAC的展会上设置展区是在两年前的第51届DAC（DAC 2014）上，当时大力宣传了该公司的第一代14nm工艺“14LPE”。之后该公司在2016年1月发布了第二代14nm工艺“14LPP”（参阅本站 报道）。14LPP在14LPE FinFET的基础上优化改进而来，提高了性能。推出14LPE之后不久，三星还开发出了14LPC。能够采用低成本工艺生产RF电路，除了中低端智能手 机之外，该公司还打算将其应用于IoT用芯片等。
从此次公布的路线图来看，三星在10nm方面将首先推出“10LPE”，然后再推出 “10LPP”。关于10LPE，2014年该公司公开了PDK（Process Design Kit，工艺设计套件），2015年完善了设计流程及Library IP。进入2016年之后，开始进行风险量产。后来，该公司又公开了10LPP的PDK。并打算在2016年内完善10LPP的设计流程及Library IP，并于2016年底开始进行10LPP的风险量产。10nm的正式量产将从2017年早些时候开始。另外，据Kelvin Low介绍，10LPE的性能提高到了14LPP的1.1倍，芯片面积缩小至68％，10LPP的性能提高至14LPP的1.2倍，芯片面积缩小至 68％。
Kelvin Low还表示，10nm工艺时代将会持续很长时间。之后，将会在短时期内采用液浸ArF 7nm工艺生产。“就像平面型22nm是过渡至FinFET 14nm的中间工艺那样，二者十分相似”。液浸ArF 7nm之后，将会迎来真正的7nm时代。真正的7nm工艺将使用EUV（Extreme Ultraviolet）曝光技术。EUV 7nm工艺可将液浸ArF 7nm工艺使用的约80枚掩膜减少至60枚左右。另外，关于两种7nm工艺，此次的路线图并未给出明确的时间。
10nmLPP相比14nmLPP提升20%？？
这标题你加的？哪里看出来10nm只相当于16nm的，性能提升20% ，面积减小到68% ，这进步还不够大？
hillsboro 发表于 2016-6-12 16:29
这标题你加的？哪里看出来10nm只相当于16nm的，性能提升20% ，面积减小到68% ，这进步还不够大？
你把散热和功耗吃了？这也是很重要的
这标题你加的？哪里看出来10nm只相当于16nm的，性能提升20% ，面积减小到68% ，这进步还不够大？
你把散热和功耗吃了？这也是很重要的马利奥 发表于 2016-6-12 16:36
你把散热和功耗吃了？这也是很重要的
文章里没说啊，但是硅片面积小了散热相应也会小啊，怎么看进步都很巨大啊
你把散热和功耗吃了？这也是很重要的
文章里没说啊，但是硅片面积小了散热相应也会小啊，怎么看进步都很巨大啊
马利奥 发表于 2016-6-12 16:36
你把散热和功耗吃了？这也是很重要的
对制程工艺来说，讲究的是单位面积的标准性能。10LPE相对14LPP性能提升算起来应该是
1.1 / 0.68 = 1.61
就是比上一代提升60%多，已经很不错了，完全达到代差的标准。
至于你说的功耗和散热是设计芯片时才要考虑的。比方说，制程性能1.1倍意味着我可以单核电压不变，直接得到1.1倍的主频，但这样往往不合算，我可能宁愿选单核主频不变，降低核电压得到低功耗版本。另外我还有了32%的面积缩减，这可以体现到主频提升（线长短了）和更多核心（原来3个核的面积现在能放4个核了），也可以设计更强的核（原来面积大不合算的组合现在可以用了）。
你把散热和功耗吃了？这也是很重要的
对制程工艺来说，讲究的是单位面积的标准性能。10LPE相对14LPP性能提升算起来应该是
1.1 / 0.68 = 1.61
就是比上一代提升60%多，已经很不错了，完全达到代差的标准。
至于你说的功耗和散热是设计芯片时才要考虑的。比方说，制程性能1.1倍意味着我可以单核电压不变，直接得到1.1倍的主频，但这样往往不合算，我可能宁愿选单核主频不变，降低核电压得到低功耗版本。另外我还有了32%的面积缩减，这可以体现到主频提升（线长短了）和更多核心（原来3个核的面积现在能放4个核了），也可以设计更强的核（原来面积大不合算的组合现在可以用了）。
对制程工艺来说，讲究的是单位面积的标准性能。10LPE相对14LPP性能提升算起来应该是
1.1 / 0.68 = 1.61
...
面积减小影响散热，你这种算法是做梦。intel升级14时就是例子，主贴给出的1.1到1.2更合理。
1.1 / 0.68 = 1.61
...
面积减小影响散热，你这种算法是做梦。intel升级14时就是例子，主贴给出的1.1到1.2更合理。
主题善良 发表于 2016-6-12 21:30
面积减小影响散热，你这种算法是做梦。intel升级14时就是例子，主贴给出的1.1到1.2更合理。
你先搞清楚散热的瓶颈在哪里吧
对高功耗硅片设计来说，大电流的供电设计还更头痛一点。散热更多是系统设计的问题。
面积减小影响散热，你这种算法是做梦。intel升级14时就是例子，主贴给出的1.1到1.2更合理。
你先搞清楚散热的瓶颈在哪里吧
对高功耗硅片设计来说，大电流的供电设计还更头痛一点。散热更多是系统设计的问题。
你先搞清楚散热的瓶颈在哪里吧
对高功耗硅片设计来说，大电流的供电设计还更头痛一点。散热更多是系统设 ...
不懂，你能说的更明白点吗？
对高功耗硅片设计来说，大电流的供电设计还更头痛一点。散热更多是系统设 ...
不懂，你能说的更明白点吗？
主题善良 发表于 2016-6-12 21:30
面积减小影响散热，你这种算法是做梦。intel升级14时就是例子，主贴给出的1.1到1.2更合理。
Intel升级14nm的结果是功耗明显降低。
面积减小影响散热，你这种算法是做梦。intel升级14时就是例子，主贴给出的1.1到1.2更合理。
Intel升级14nm的结果是功耗明显降低。
更小可以上更高的频率吧？
Intel升级14nm的结果是功耗明显降低。
tdp不是功耗的意思，实际满载功耗没有降低。
tdp不是功耗的意思，实际满载功耗没有降低。
主题善良 发表于 2016-6-12 23:31
tdp不是功耗的意思，实际满载功耗没有降低。
说的当然是实际满载功耗。
tdp不是功耗的意思，实际满载功耗没有降低。
说的当然是实际满载功耗。
deam 发表于 2016-6-13 00:04
说的当然是实际满载功耗。
并没有降低。
说的当然是实际满载功耗。
并没有降低。
主题善良 发表于 2016-6-13 00:30
并没有降低。
降低多了，所以这一代才有低功耗的四核U。
并没有降低。
降低多了，所以这一代才有低功耗的四核U。
降低多了，所以这一代才有低功耗的四核U。
瞎扯，低功耗是以降低主频为代价。
瞎扯，低功耗是以降低主频为代价。
主题善良 发表于 2016-6-13 01:13
瞎扯，低功耗是以降低主频为代价。
上代哪有低主频的四核。
瞎扯，低功耗是以降低主频为代价。
上代哪有低主频的四核。
主题善良 发表于 2016-6-13 01:13
瞎扯，低功耗是以降低主频为代价。
http://m.mydrivers.com/newsview.aspx?id=439669&cid=1&p=3
瞎扯，低功耗是以降低主频为代价。
http://m.mydrivers.com/newsview.aspx?id=439669&cid=1&p=3
deam 发表于 2016-6-13 01:19
http://m.mydrivers.com/newsview.aspx?id=439669&cid=1&p=3
考虑到平台差异，10%不足矣说明功耗有明显降低。
http://m.mydrivers.com/newsview.aspx?id=439669&cid=1&p=3
考虑到平台差异，10%不足矣说明功耗有明显降低。
主题善良 发表于 2016-6-13 01:28
考虑到平台差异，10%不足矣说明功耗有明显降低。
平台有哪门子差异？最大的差异就是CPU，结果一烤机功耗低了整整50w，CPU核心温度低了12度，这还不叫"明显降低"？
考虑到平台差异，10%不足矣说明功耗有明显降低。
平台有哪门子差异？最大的差异就是CPU，结果一烤机功耗低了整整50w，CPU核心温度低了12度，这还不叫"明显降低"？
deam 发表于 2016-6-13 02:34
平台有哪门子差异？最大的差异就是CPU，结果一烤机功耗低了整整50w，CPU核心温度低了12度，这还不叫"明显 ...
满打满算10%叫哪门子明显，楼主贴的10NM提高也只有这么点。
平台有哪门子差异？最大的差异就是CPU，结果一烤机功耗低了整整50w，CPU核心温度低了12度，这还不叫"明显 ...
满打满算10%叫哪门子明显，楼主贴的10NM提高也只有这么点。
主题善良 发表于 2016-6-13 02:46
满打满算10%叫哪门子明显，楼主贴的10NM提高也只有这么点。
你分得清整机功耗和某个部件的功耗不？整机功耗差10%，就等于CPU功耗也差10%？
要拿TSMC的看就更明显了，A8X和A9、A9X比功耗大了快1倍，性能还要差不少。
主题善良 发表于 2016-6-13 02:46
满打满算10%叫哪门子明显，楼主贴的10NM提高也只有这么点。
你分得清整机功耗和某个部件的功耗不？整机功耗差10%，就等于CPU功耗也差10%？
要拿TSMC的看就更明显了，A8X和A9、A9X比功耗大了快1倍，性能还要差不少。
你分得清整机功耗和某个部件的功耗不？整机功耗差10%，就等于CPU功耗也差10%？
要拿TSMC的看就更明 ...
我就不信你还能把减法做成加法。
无语了。
要拿TSMC的看就更明 ...
我就不信你还能把减法做成加法。
无语了。
主题善良 发表于 2016-6-12 21:45
不懂，你能说的更明白点吗？
硅片耐热性很好的。你把管脚烧开了都不见得有什么问题。事实上为了支持大电流供电的金属层起到了很好的匀热板的作用。所以局部发热密度不是最主要的矛盾。只要有可能你尽可以把核心的面积做小。
散热的瓶颈是如何把热量从硅片传到封装，如何从封装传到散热器和空气当中。这也是决定芯片设计总功率的决定因素。现在极端情况下甚至有去掉封装上盖直接把散热器贴到硅片的做法，但那样对机械加工的要求不是一般的高，只有少量场合会用。
不懂，你能说的更明白点吗？
硅片耐热性很好的。你把管脚烧开了都不见得有什么问题。事实上为了支持大电流供电的金属层起到了很好的匀热板的作用。所以局部发热密度不是最主要的矛盾。只要有可能你尽可以把核心的面积做小。
散热的瓶颈是如何把热量从硅片传到封装，如何从封装传到散热器和空气当中。这也是决定芯片设计总功率的决定因素。现在极端情况下甚至有去掉封装上盖直接把散热器贴到硅片的做法，但那样对机械加工的要求不是一般的高，只有少量场合会用。
主题善良 发表于 2016-6-13 06:11
我就不信你还能把减法做成加法。
无语了。
我才是无语好不好，俩平台的功耗差异主要由CPU贡献，然后功耗差了50w，这不就是CPU功耗差了40w左右？
我就不信你还能把减法做成加法。
无语了。
我才是无语好不好，俩平台的功耗差异主要由CPU贡献，然后功耗差了50w，这不就是CPU功耗差了40w左右？
估计还比不上Intel的14nmFinFET。
估计还比不上Intel的14nmFinFET。
比Intel的14nm还是要好多了。代差摆在那里。
大I的14nm也是密度优先而不是性能优先。
比Intel的14nm还是要好多了。代差摆在那里。
大I的14nm也是密度优先而不是性能优先。