超级军网求解答：CPU所能达到的频率和哪些因素相关？
来源：百度文库 编辑：超级军网 时间：2024/05/02 16:09:29
IBM的Power 6能做到5GZ，而Oracle/SUN的T系列一直在1.6G左右爬？
是和工艺相关，还是和设计相关？抑或是其他？
另外，流水线的级数和频率之间有什么关系？IBM的Power 6能做到5GZ，而Oracle/SUN的T系列一直在1.6G左右爬？
是和工艺相关，还是和设计相关？抑或是其他？
另外，流水线的级数和频率之间有什么关系？
是和工艺相关，还是和设计相关？抑或是其他？
另外，流水线的级数和频率之间有什么关系？IBM的Power 6能做到5GZ，而Oracle/SUN的T系列一直在1.6G左右爬？
是和工艺相关，还是和设计相关？抑或是其他？
另外，流水线的级数和频率之间有什么关系？
不知道了，去水木csarch版面问吧。
流水线长度，芯片复杂程度
流水线程度越长，芯片复杂程度越低，频率可以冲的越高，实际性能是另外一码事了。
目前衡量CPU性能，一个是极限性能，就是你实际可运行的时候能达到的最高的性能
一个是性能功耗比，在一定功耗限制下达到的最大性能，因为很多地方都是有功耗限制的
流水线程度越长，芯片复杂程度越低，频率可以冲的越高，实际性能是另外一码事了。
目前衡量CPU性能，一个是极限性能，就是你实际可运行的时候能达到的最高的性能
一个是性能功耗比，在一定功耗限制下达到的最大性能，因为很多地方都是有功耗限制的
频率跟工艺和cpu的架构设计都有关，工艺的影响更大些，只是现在已经普遍性的走向了多核方向。
另：现在已经出了power 7 ，主频已经从5GHz降低到了4.14GHz。这个处理器跟应该军方有关，2006年11月，IBM赢得了美国国防高级研究计划署(DARPA)研发每秒千万亿次计算(Petascale)超级电脑的研发合同，在这个价值2.4亿美元的项目中，IBM当时就预计交付美国国防高级研究计划署的电脑将会使用Power 7处理器、AIX操作系统以及通用并行文件存储系统。 不过这个跟大型计算机有关，会不会跟相控阵雷达的处理有关就不知道了。
资料来源：蓝色巨人的怒吼 IBM Power 7处理器浅析
微型计算机官方网站（权限不够，发不了链接）
另：现在已经出了power 7 ，主频已经从5GHz降低到了4.14GHz。这个处理器跟应该军方有关，2006年11月，IBM赢得了美国国防高级研究计划署(DARPA)研发每秒千万亿次计算(Petascale)超级电脑的研发合同，在这个价值2.4亿美元的项目中，IBM当时就预计交付美国国防高级研究计划署的电脑将会使用Power 7处理器、AIX操作系统以及通用并行文件存储系统。 不过这个跟大型计算机有关，会不会跟相控阵雷达的处理有关就不知道了。
资料来源：蓝色巨人的怒吼 IBM Power 7处理器浅析
微型计算机官方网站（权限不够，发不了链接）
雷达还是用DSP比较多，这种通用处理器一般用在C4ISR，情报分析之类
从baidu搜索了一下，不知道这么说是否正确：
CPU频率为1秒内发生的同步脉冲数。如果按照这个定义，那么CPU的频率的应该和制程和工艺直接相关。制程和工艺决定了CPU所能达到的最大频率。Oracle/SUN和IBM 以及 Intel首先在集成电路的制程和工艺上有差距，导致每秒晶体管的关断次数较低，芯片所能达到的最大频率比不过其他两家产品。还有另外一个问题，工艺落后造成漏电比较多，而漏电比较多又导致整体性能功耗比不佳——这是不是当初Rock芯片被放弃的其中一个原因？
其次是流水线的设计，流水线越长，流水节拍就越小，执行的并行率就越高，但是如果指令的流水节拍之间不能互相配合，那就无法发挥芯片所能达到的最大频率。
还请各位继续解惑！
CPU频率为1秒内发生的同步脉冲数。如果按照这个定义，那么CPU的频率的应该和制程和工艺直接相关。制程和工艺决定了CPU所能达到的最大频率。Oracle/SUN和IBM 以及 Intel首先在集成电路的制程和工艺上有差距，导致每秒晶体管的关断次数较低，芯片所能达到的最大频率比不过其他两家产品。还有另外一个问题，工艺落后造成漏电比较多，而漏电比较多又导致整体性能功耗比不佳——这是不是当初Rock芯片被放弃的其中一个原因？
其次是流水线的设计，流水线越长，流水节拍就越小，执行的并行率就越高，但是如果指令的流水节拍之间不能互相配合，那就无法发挥芯片所能达到的最大频率。
还请各位继续解惑！
mansfield 发表于 2011-1-18 16:48 
5G？ 基本上进入光（不可见光）的频域了吧？
5G？ 基本上进入光（不可见光）的频域了吧？
主要取决于设计，工艺。
传统三巨头的设计水平在2000年左右达到每周期15FO4的水平，后来基本没太变。
目前大概在13到15FO4之间。（主要还是设计能力，流水也不是越多越好）
不同工艺的FO4值得自己测或跟厂商要，另外IBM的SOI工艺对性能的提升有很大帮助。
最新的技术，FO4大概在20几ps，反正我看到的最小值是这个范围，没特意找过。
5G是200ps，13x20=260ps，看来最先进的工艺应该比20ps还要小。
IBM有篇文章里面做完后端的频率是4.9几G，所谓的5G可能就是指那个。
传统三巨头的设计水平在2000年左右达到每周期15FO4的水平，后来基本没太变。
目前大概在13到15FO4之间。（主要还是设计能力，流水也不是越多越好）
不同工艺的FO4值得自己测或跟厂商要，另外IBM的SOI工艺对性能的提升有很大帮助。
最新的技术，FO4大概在20几ps，反正我看到的最小值是这个范围，没特意找过。
5G是200ps，13x20=260ps，看来最先进的工艺应该比20ps还要小。
IBM有篇文章里面做完后端的频率是4.9几G，所谓的5G可能就是指那个。
fo4是fanout4的inverter的延迟。
虽然相同的设计在不同工艺下会有不同的性能体现。
但如果将设计的延迟除以fanout4的inverter的延迟，得到的数字在不同工艺下会大致相近。
因此单纯比较设计的“好坏"时，可以用设计的FO4值来比较速度。
面积的话同理，一般使用2输入 nand门的面积作基准。
虽然相同的设计在不同工艺下会有不同的性能体现。
但如果将设计的延迟除以fanout4的inverter的延迟，得到的数字在不同工艺下会大致相近。
因此单纯比较设计的“好坏"时，可以用设计的FO4值来比较速度。
面积的话同理，一般使用2输入 nand门的面积作基准。
设计方面跟流水线深度和后端设计的水平有关，工艺方面，跟制程和离子注入的品质有关
回复 9# 阴阳道具
达到12到13级的FO4好像很难做到啊。不知道他们是怎么实现的。感觉在DC上1个64位加法器都超过15级FO4了。
达到12到13级的FO4好像很难做到啊。不知道他们是怎么实现的。感觉在DC上1个64位加法器都超过15级FO4了。
回复 11# semi_yanyu
单就进位链来说，好多都是通过定制来实现高速的。甚至所有关键路径上的器件都定制。
他们这个13，4FO4基本是通过定制挤出来的。比如改造成pass transistor的结构
没有先进的工艺和制造技术，在普通的CMOS库里面，你我只能实现书上的理论速度，log2(N)这种层次，一般一个设计15到18FO4就算是可以了。对于大型设计，这个速度也不是想做就能做出来的。
在国内，能设计到这个层次，应该算是高手了。
有心的话，可以看看同样制程，同样的制造商，国内国外芯片的速度对比。
还是有差距的。
单就进位链来说，好多都是通过定制来实现高速的。甚至所有关键路径上的器件都定制。
他们这个13，4FO4基本是通过定制挤出来的。比如改造成pass transistor的结构
没有先进的工艺和制造技术，在普通的CMOS库里面，你我只能实现书上的理论速度，log2(N)这种层次，一般一个设计15到18FO4就算是可以了。对于大型设计，这个速度也不是想做就能做出来的。
在国内，能设计到这个层次，应该算是高手了。
有心的话，可以看看同样制程，同样的制造商，国内国外芯片的速度对比。
还是有差距的。
方便的话可以看看这个
“A 4-GHz 300-mW 64-bit Integer Execution ALU
With Dual Supply Voltages in 90-nm CMOS”
IEEE JOURNAL OF SOLID-STATE CIRCUITS,
这个是INTEL的研究。
IBM的那个死活找不到了。
“A 4-GHz 300-mW 64-bit Integer Execution ALU
With Dual Supply Voltages in 90-nm CMOS”
IEEE JOURNAL OF SOLID-STATE CIRCUITS,
这个是INTEL的研究。
IBM的那个死活找不到了。
从设计上讲，中国人的智商是没问题的。只不过相对来讲，投入的力量较少而已。
但涉及到制造的话，牵扯的面太广，一时半会也追不上。
虽然不在龙芯那工作，但是看过张戈他们的文章，从设计上讲，人家是有实力的。
所以不应该喷人家。
但涉及到制造的话，牵扯的面太广，一时半会也追不上。
虽然不在龙芯那工作，但是看过张戈他们的文章，从设计上讲，人家是有实力的。
所以不应该喷人家。
回复 14# 阴阳道具
多谢高人指点。听说Intel以前的简单整形运算指令功能单元是用动态电路搭的，节省一半的门，所以能在CPU的倍频运行。但是动态电路功耗比较悲剧。IBM由于有SOI好像整个流水线都是用动态电路搭的。
多谢高人指点。听说Intel以前的简单整形运算指令功能单元是用动态电路搭的，节省一半的门，所以能在CPU的倍频运行。但是动态电路功耗比较悲剧。IBM由于有SOI好像整个流水线都是用动态电路搭的。
阴阳道具 发表于 2011-1-22 00:53
多谢指教。IBM的那个应该是用动态电路做的，由于有SOI工艺可以把功耗控制在合理水平。Intel P4的简单逻辑ALU似乎也是基于动态电路的，能在倍频下运行。
多谢指教。IBM的那个应该是用动态电路做的，由于有SOI工艺可以把功耗控制在合理水平。Intel P4的简单逻辑ALU似乎也是基于动态电路的，能在倍频下运行。
这个牵扯的因素太多了，首先要知道，频率高不一定性能就绝对高
时钟频率主要跟工艺相关。频率越高，信号的延迟越显著。如果信号延迟达到系统能承受的极限，系统就不能正常工作。元器件体积越大，信号传输距离也就越长，频率就得低一些才能保证系统正常。反之，元器件体积越小，信号传输距离就会变短，提高频率仍可保证系统正常。
5G？ 基本上进入光（不可见光）的频域了吧？
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没有概率了！500G就到可见光了！
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没有概率了！500G就到可见光了！
回复 18# 木瓜
CPU频率主要由三方面决定：工艺，电路设计，以及微结构。
工艺指最基本的cmos管做成什么样。CPU里的电路都是由cmos管搭的，因此管子的速度和功耗很大程度上影响了全芯片的性能。同样工艺尺寸下，Intel就是有办法把管子做得比其他IDM和foundry速度更快（当然功耗也大）。
微结构就是我们一般说的cpu设计，给定指令集需求后将逻辑设计出来。主要包括流水线设计和其他一些关键单元，cache，发射队列，reorder buffer等等。长流水线比短流水线的运行频率高，但开销大，实际性能也不是百分之百就好。如Intel P4流水线长达20~34级，Core短得多，性能反而好。这方面是国内cpu和美国cpu相差最小的。
电路设计，或者说物理设计，是真正决定性的因素。用ASIC流程做出来的东西和全定制的东西相比，性能差个几倍一点不稀奇。2001年的时候，Intel在.18工艺上，32位加法器就可以做到300ps，但综合工具用tsmc的库至少1300ps。另外，一个极为重要的因素是时序器件和时钟网的设计。这方面中美差距（和Intel/IBM比）巨大。国内很少人做定制，而Intel的10万工程师大半都在干这个，积累了几十年了。这方面恐怕短期内追不上。
CPU频率主要由三方面决定：工艺，电路设计，以及微结构。
工艺指最基本的cmos管做成什么样。CPU里的电路都是由cmos管搭的，因此管子的速度和功耗很大程度上影响了全芯片的性能。同样工艺尺寸下，Intel就是有办法把管子做得比其他IDM和foundry速度更快（当然功耗也大）。
微结构就是我们一般说的cpu设计，给定指令集需求后将逻辑设计出来。主要包括流水线设计和其他一些关键单元，cache，发射队列，reorder buffer等等。长流水线比短流水线的运行频率高，但开销大，实际性能也不是百分之百就好。如Intel P4流水线长达20~34级，Core短得多，性能反而好。这方面是国内cpu和美国cpu相差最小的。
电路设计，或者说物理设计，是真正决定性的因素。用ASIC流程做出来的东西和全定制的东西相比，性能差个几倍一点不稀奇。2001年的时候，Intel在.18工艺上，32位加法器就可以做到300ps，但综合工具用tsmc的库至少1300ps。另外，一个极为重要的因素是时序器件和时钟网的设计。这方面中美差距（和Intel/IBM比）巨大。国内很少人做定制，而Intel的10万工程师大半都在干这个，积累了几十年了。这方面恐怕短期内追不上。
firefox15 发表于 2011-1-24 22:09
还有就是晶体管和布线的电子迁移速率，比如用硅，基本上10G顶天，用石墨烯理论可达1T以上，还有铜布线和石墨布线的区别也非常大的。
还有就是晶体管和布线的电子迁移速率，比如用硅，基本上10G顶天，用石墨烯理论可达1T以上，还有铜布线和石墨布线的区别也非常大的。
semi_yanyu 发表于 2011-1-22 12:16
不是什么高人，这位仁兄也做运算吗？
不是什么高人，这位仁兄也做运算吗？
firefox15 发表于 2011-1-24 22:09
这位仁兄是做ic方面工作的吗？
看起来很专业。
我希望能多认识一些这方面的人。
这位仁兄是做ic方面工作的吗？
看起来很专业。
我希望能多认识一些这方面的人。
如果不用CMOS， 不用硅。
用GaN基板和HEMT能不能更快提高速度？
用GaN基板和HEMT能不能更快提高速度？
firefox15 发表于 2011-1-24 22:09
起码有5万是印度人
起码有5万是印度人
回复 23# 阴阳道具
我也是做CPU的，呵呵。
我也是做CPU的，呵呵。
砷化镓比较快，但是脆的要命，做出来的东西稍微大点良率都不可接受。
阴阳道具 兄，小弟主要从事嵌入式CPU方面的研发工作，上个项目是做浮点。国内做这些的比较少，有机会多交流。
回复 24# eeyylx
就我了解的情况来看，做数字逻辑的厂没有哪家在认真考虑用cmos之外的工艺。开始研究光互连的不少，但管子还是以前的。综合考虑成本，良率，设计流程，应用，这些问题除了cmos工艺外，没有哪种工艺能提供比较完整的解决方法。
就我了解的情况来看，做数字逻辑的厂没有哪家在认真考虑用cmos之外的工艺。开始研究光互连的不少，但管子还是以前的。综合考虑成本，良率，设计流程，应用，这些问题除了cmos工艺外，没有哪种工艺能提供比较完整的解决方法。
回复 28# semi_yanyu
国内做CPU的已经相当多了，从极低端的8051档次的到极高端Itanium档次的都有。个人感觉，除了美国外，中国干这行的人最多。欧洲日本都正在放弃自己的cpu设计能力。
国内做CPU的已经相当多了，从极低端的8051档次的到极高端Itanium档次的都有。个人感觉，除了美国外，中国干这行的人最多。欧洲日本都正在放弃自己的cpu设计能力。
firefox15 发表于 2011-1-25 22:12
问题都是做软核的，后端设计MD卡得严严的，只让印度人进，不给中国人机会，无奈吧
问题都是做软核的，后端设计MD卡得严严的，只让印度人进，不给中国人机会，无奈吧
回复 31# 335i
华人在Intel做后端做定制的并不少，这些年回来的也有一些，但散在各家单位，形不成力量。做p4/core级别cpu的后端，最乐观的估计也要超过10个有多年>2GHz经验的专家牵头，带着超过100人的团队，做上3年，并且和foundry极其紧密地合作，才有一些希望。
华人在Intel做后端做定制的并不少，这些年回来的也有一些，但散在各家单位，形不成力量。做p4/core级别cpu的后端，最乐观的估计也要超过10个有多年>2GHz经验的专家牵头，带着超过100人的团队，做上3年，并且和foundry极其紧密地合作，才有一些希望。
firefox15 发表于 2011-1-25 23:28
后端的难度跟规模成正比的，10年前的跟现在不可同日而语
后端的难度跟规模成正比的，10年前的跟现在不可同日而语
回复 33# 335i
现今cpu的大面积主要源于多核和大cache，单核复杂度并没有太大改变。时钟网难度确实增加了，但cpu核的物理设计难度不会增加多少。不过100人确实也只能做到起步。往好的方面想，目前全世界有能力做这种档次cpu的也就剩米国几家公司了，所以也不用太悲观。
现今cpu的大面积主要源于多核和大cache，单核复杂度并没有太大改变。时钟网难度确实增加了，但cpu核的物理设计难度不会增加多少。不过100人确实也只能做到起步。往好的方面想，目前全世界有能力做这种档次cpu的也就剩米国几家公司了，所以也不用太悲观。
英国ARM有没有希望和INTEL竞争？
ARM虽然是嵌入式处理器，但是跨入CPU行业有多大的距离？
ARM虽然是嵌入式处理器，但是跨入CPU行业有多大的距离？
管子的size和电压等级。
eeyylx 发表于 2011-1-26 03:07
ARM恐怕没有INTEL工艺上的优势。
而且RISC的复杂度和INTEL的产品的复杂度还是很有区别的。
ARM好像要往服务器上，或者说多核上发展。
事实上已经有一些公司的SOC产品有多个ARM核心。
ARM自己也有总线。
如果他要进攻多核这个领域，可能也是从设计，IP这个出发点开始。
技术全面性照INTEL还是差不少的。
如果能赶上INTEL，我觉得得n个十年。
ARM恐怕没有INTEL工艺上的优势。
而且RISC的复杂度和INTEL的产品的复杂度还是很有区别的。
ARM好像要往服务器上，或者说多核上发展。
事实上已经有一些公司的SOC产品有多个ARM核心。
ARM自己也有总线。
如果他要进攻多核这个领域，可能也是从设计，IP这个出发点开始。
技术全面性照INTEL还是差不少的。
如果能赶上INTEL，我觉得得n个十年。
电脑软件专业的, 硬件不太了解, 上硬件课睡觉听来的是5g目前技术就极限了, 都不太可能商业化. 只能向多核方向发展. 最大瓶颈是材料, 频率太高温度没降下来就over了. 现在装个小风扇不顶用的. 除非水冷,或什么的代替了, 还可以加高频率,要不没戏. 工艺目前还不是最主要的难题.
貌似是我们这个维度的光速的上限
好帖子，顶起