超级军网佳能确认可以用纳米压印技术生产11nm半导体
来源：百度文库 编辑：超级军网 时间：2024/04/29 06:52:50
佳能在该公司的技术展示会“Canon EXPO 2015 Tokyo”（11月4～6日于东京国际论坛大楼召开）上宣布，已证实可利用新一代半导体生产工艺——纳米压印技术生产线宽为11nm的半导体器件。
纳米压印是利用加工好图案的“模具”在硅基板上形成布线和元件的技术。而采用基于曝光技术的现有生产工艺时，最小线宽取决于波长，以足够高的投资回报率来继续进行微细化已十分困难。纳米压印技术不存在曝光带来的波长限制。佳能打算与东芝联合推进纳米压印技术的实用化，从而继续推进微细化。此次该公司在日本首次公开了纳米压印模具和加工后的晶圆。
佳能目前正着眼于20nm附近或者15~19nm的量产进行验证，预定2016年向半导体厂商提供多台纳米压印装置。由于从引进新一代制造装置到开始量产一般需要1年至1年半的时间，因此，采用纳米压印技术量产的半导体产品最早要到2017年才能进入市场。
预计将采用纳米压印技术生产的，是微细化速度最快的NAND闪存。对于现有生产工艺来说，就要用纳米压印工序替代替曝光工序。虽然，与可一次性处理的曝光工序相比，新技术的处理速度可能会比较慢，但纳米压印装置的尺寸较小，因此可设置多台设备并行处理，从而防止处理速度成为瓶颈。
除了NAND闪存之外，纳米压印技术将来还有可能用于逻辑IC。不过，现有纳米压印技术偶尔会出现废弃物残留、形成的图案损坏等无法按照模具“印刷”的情况，因此很难应用于逻辑IC的生产。只要一个IC内有一个地方存在缺陷，这个IC就不合格，从而直接导致成品率降低。而对于NAND闪存，就算存在不合格元件（单元），可以通过不使用该元件或者使用纠错技术等方法来解决，因此实用化门槛较低。佳能在该公司的技术展示会“Canon EXPO 2015 Tokyo”（11月4～6日于东京国际论坛大楼召开）上宣布，已证实可利用新一代半导体生产工艺——纳米压印技术生产线宽为11nm的半导体器件。
纳米压印是利用加工好图案的“模具”在硅基板上形成布线和元件的技术。而采用基于曝光技术的现有生产工艺时，最小线宽取决于波长，以足够高的投资回报率来继续进行微细化已十分困难。纳米压印技术不存在曝光带来的波长限制。佳能打算与东芝联合推进纳米压印技术的实用化，从而继续推进微细化。此次该公司在日本首次公开了纳米压印模具和加工后的晶圆。
佳能目前正着眼于20nm附近或者15~19nm的量产进行验证，预定2016年向半导体厂商提供多台纳米压印装置。由于从引进新一代制造装置到开始量产一般需要1年至1年半的时间，因此，采用纳米压印技术量产的半导体产品最早要到2017年才能进入市场。
预计将采用纳米压印技术生产的，是微细化速度最快的NAND闪存。对于现有生产工艺来说，就要用纳米压印工序替代替曝光工序。虽然，与可一次性处理的曝光工序相比，新技术的处理速度可能会比较慢，但纳米压印装置的尺寸较小，因此可设置多台设备并行处理，从而防止处理速度成为瓶颈。
除了NAND闪存之外，纳米压印技术将来还有可能用于逻辑IC。不过，现有纳米压印技术偶尔会出现废弃物残留、形成的图案损坏等无法按照模具“印刷”的情况，因此很难应用于逻辑IC的生产。只要一个IC内有一个地方存在缺陷，这个IC就不合格，从而直接导致成品率降低。而对于NAND闪存，就算存在不合格元件（单元），可以通过不使用该元件或者使用纠错技术等方法来解决，因此实用化门槛较低。
纳米压印是利用加工好图案的“模具”在硅基板上形成布线和元件的技术。而采用基于曝光技术的现有生产工艺时，最小线宽取决于波长，以足够高的投资回报率来继续进行微细化已十分困难。纳米压印技术不存在曝光带来的波长限制。佳能打算与东芝联合推进纳米压印技术的实用化，从而继续推进微细化。此次该公司在日本首次公开了纳米压印模具和加工后的晶圆。
佳能目前正着眼于20nm附近或者15~19nm的量产进行验证，预定2016年向半导体厂商提供多台纳米压印装置。由于从引进新一代制造装置到开始量产一般需要1年至1年半的时间，因此，采用纳米压印技术量产的半导体产品最早要到2017年才能进入市场。
预计将采用纳米压印技术生产的，是微细化速度最快的NAND闪存。对于现有生产工艺来说，就要用纳米压印工序替代替曝光工序。虽然，与可一次性处理的曝光工序相比，新技术的处理速度可能会比较慢，但纳米压印装置的尺寸较小，因此可设置多台设备并行处理，从而防止处理速度成为瓶颈。
除了NAND闪存之外，纳米压印技术将来还有可能用于逻辑IC。不过，现有纳米压印技术偶尔会出现废弃物残留、形成的图案损坏等无法按照模具“印刷”的情况，因此很难应用于逻辑IC的生产。只要一个IC内有一个地方存在缺陷，这个IC就不合格，从而直接导致成品率降低。而对于NAND闪存，就算存在不合格元件（单元），可以通过不使用该元件或者使用纠错技术等方法来解决，因此实用化门槛较低。佳能在该公司的技术展示会“Canon EXPO 2015 Tokyo”（11月4～6日于东京国际论坛大楼召开）上宣布，已证实可利用新一代半导体生产工艺——纳米压印技术生产线宽为11nm的半导体器件。
纳米压印是利用加工好图案的“模具”在硅基板上形成布线和元件的技术。而采用基于曝光技术的现有生产工艺时，最小线宽取决于波长，以足够高的投资回报率来继续进行微细化已十分困难。纳米压印技术不存在曝光带来的波长限制。佳能打算与东芝联合推进纳米压印技术的实用化，从而继续推进微细化。此次该公司在日本首次公开了纳米压印模具和加工后的晶圆。
佳能目前正着眼于20nm附近或者15~19nm的量产进行验证，预定2016年向半导体厂商提供多台纳米压印装置。由于从引进新一代制造装置到开始量产一般需要1年至1年半的时间，因此，采用纳米压印技术量产的半导体产品最早要到2017年才能进入市场。
预计将采用纳米压印技术生产的，是微细化速度最快的NAND闪存。对于现有生产工艺来说，就要用纳米压印工序替代替曝光工序。虽然，与可一次性处理的曝光工序相比，新技术的处理速度可能会比较慢，但纳米压印装置的尺寸较小，因此可设置多台设备并行处理，从而防止处理速度成为瓶颈。
除了NAND闪存之外，纳米压印技术将来还有可能用于逻辑IC。不过，现有纳米压印技术偶尔会出现废弃物残留、形成的图案损坏等无法按照模具“印刷”的情况，因此很难应用于逻辑IC的生产。只要一个IC内有一个地方存在缺陷，这个IC就不合格，从而直接导致成品率降低。而对于NAND闪存，就算存在不合格元件（单元），可以通过不使用该元件或者使用纠错技术等方法来解决，因此实用化门槛较低。
2015-11-18 22:26 上传
微细化技术支撑着半导体LSI的高性能化和低成本化。其关键是把曝光掩模的图案转印至硅晶圆上的感光材料（光刻胶）、形成线宽为纳米（nm）级的微细电路图案的光刻（lithography）工序。
一般来说，曝光设备的光源波长越短，能够形成的图案就越精细。现在，最尖端的逻辑LSI、DRAM和NAND闪存的量产使用的是波长为193nm的ArF（氟化氩）激光源。
另一方面，承载“后ArF”时代的新一代光刻技术的开发早在十多年前就已经开始。长期以来，使用波长为13.5nm的极紫外线（EUV：extreme ultraviolet）的EUV曝光一直被视为新一代光刻技术的热门候选。然而，EUV曝光使用的波长极短，所以技术难度大，特别是决定吞吐量的光源输出功率不足，因此，相关设备的开发一拖再拖。半导体曝光设备领域的三大厂商——阿斯麦（ASML）、尼康、佳能当初都曾开发过EUV曝光设备，但现在还在继续开发的只剩下了阿斯麦。
因为EUV曝光阿斯麦的开发进程大幅拖延，各半导体厂商只得设法为ArF曝光“续命”。在此期间，因为LSI的最小加工尺寸达到了远低于ArF光源波长的水平，相应的技术已被用于量产。这些技术包括在曝光设备的透镜与硅晶圆之间充满纯净水、通过改变光线的折射提高分辨率的“液浸光刻（immersion lithography）”，以及多次重复光刻工序的“多重曝光（multiple patterning）”等方法。通过同时优化掩模设计和曝光条件等与光刻工序有关的多个参数提高良品率的技术也变得必不可少。
EUV的问题仍是光源输出功率不足
目前，半导体厂商能够切实写入微细化发展蓝图的光刻技术只有ArF曝光。从这个意义来说，新一代光刻技术的使命是为ArF“续命”。尽管如此，要求开发新型光刻技术的呼声依然强烈。因为在量产中采用液浸光刻、多重曝光后，很难实现微细化原本的重要目的——低成本化。
EUV曝光设备的开发慢慢地出现了曙光。阿斯麦公司EUV市场营销副总裁Nigel Farrar在“SEMICON Japan 2014”的“半导体执行论坛”上说：“配备40W以上光源的EUV曝光设备已经在客户的工厂稳定运转，在我们（阿斯麦公司）的工厂，光源单独的功率达到了80W。”Farrar还表示，有两家客户工厂成功实现了日均约500枚的晶圆曝光。该公司在2014年11月底，从世界第一大半导体代工企业台积电（TSMC）获得了两台量产用EUV曝光设备的订单。但光源输出功率距离最终目标——250W以上还有很大的距离。
纳米压印能否“脱胎换骨”？
作为EUV曝光的对抗技术，使用纳米压印的光刻（纳米压印光刻：NIL）最近受到很大关注。这项技术是对刻有微细凹凸图案的“模板”进行压印，从而形成微细图案。美国Molecular Imprints公司在相关设备的开发方面处于领先地位，该公司已于2014年被佳能收购。实质上已经退出最尖端半导体曝光设备业务的佳能希望借助纳米压印光刻实现“大逆转”。
纳米压印光刻与EUV曝光相比，可以形成的电路图案的自由度低，对于压印“模板”的方法是否真的可以应用于LSI的量产，现在依然存在许多质疑。虽然很少有人把纳米压印光刻视为替代ArF曝光的技术，但这项技术可能会在特定器件的生产中发挥威力。电路图案规律的NAND闪存是绝佳目标。大型NAND闪存企业东芝的执行董事专务、半导体与存储公司社长成毛康雄也在SEMICON Japan 2014的半导体执行论坛上发言。对于纳米压印光刻，成毛表示，“我们希望让这项技术先于EUV曝光投入量产。（制造工序中的）缺陷已经减少了很多，在最近1年里有望取得好的结果”。
除此之外，基于高分子自组织（DSA：directed self-assembly）的光刻技术的开发也在如火如荼地进行。毛成社长称该方法的量产化“还要再等一段时间”。
新一代光刻技术的“真命天子”究竟是谁？通过观察最近一两年的技术开发进展，应该可以看出其中的端倪。
一般来说，曝光设备的光源波长越短，能够形成的图案就越精细。现在，最尖端的逻辑LSI、DRAM和NAND闪存的量产使用的是波长为193nm的ArF（氟化氩）激光源。
另一方面，承载“后ArF”时代的新一代光刻技术的开发早在十多年前就已经开始。长期以来，使用波长为13.5nm的极紫外线（EUV：extreme ultraviolet）的EUV曝光一直被视为新一代光刻技术的热门候选。然而，EUV曝光使用的波长极短，所以技术难度大，特别是决定吞吐量的光源输出功率不足，因此，相关设备的开发一拖再拖。半导体曝光设备领域的三大厂商——阿斯麦（ASML）、尼康、佳能当初都曾开发过EUV曝光设备，但现在还在继续开发的只剩下了阿斯麦。
因为EUV曝光阿斯麦的开发进程大幅拖延，各半导体厂商只得设法为ArF曝光“续命”。在此期间，因为LSI的最小加工尺寸达到了远低于ArF光源波长的水平，相应的技术已被用于量产。这些技术包括在曝光设备的透镜与硅晶圆之间充满纯净水、通过改变光线的折射提高分辨率的“液浸光刻（immersion lithography）”，以及多次重复光刻工序的“多重曝光（multiple patterning）”等方法。通过同时优化掩模设计和曝光条件等与光刻工序有关的多个参数提高良品率的技术也变得必不可少。
EUV的问题仍是光源输出功率不足
目前，半导体厂商能够切实写入微细化发展蓝图的光刻技术只有ArF曝光。从这个意义来说，新一代光刻技术的使命是为ArF“续命”。尽管如此，要求开发新型光刻技术的呼声依然强烈。因为在量产中采用液浸光刻、多重曝光后，很难实现微细化原本的重要目的——低成本化。
EUV曝光设备的开发慢慢地出现了曙光。阿斯麦公司EUV市场营销副总裁Nigel Farrar在“SEMICON Japan 2014”的“半导体执行论坛”上说：“配备40W以上光源的EUV曝光设备已经在客户的工厂稳定运转，在我们（阿斯麦公司）的工厂，光源单独的功率达到了80W。”Farrar还表示，有两家客户工厂成功实现了日均约500枚的晶圆曝光。该公司在2014年11月底，从世界第一大半导体代工企业台积电（TSMC）获得了两台量产用EUV曝光设备的订单。但光源输出功率距离最终目标——250W以上还有很大的距离。
纳米压印能否“脱胎换骨”？
作为EUV曝光的对抗技术，使用纳米压印的光刻（纳米压印光刻：NIL）最近受到很大关注。这项技术是对刻有微细凹凸图案的“模板”进行压印，从而形成微细图案。美国Molecular Imprints公司在相关设备的开发方面处于领先地位，该公司已于2014年被佳能收购。实质上已经退出最尖端半导体曝光设备业务的佳能希望借助纳米压印光刻实现“大逆转”。
纳米压印光刻与EUV曝光相比，可以形成的电路图案的自由度低，对于压印“模板”的方法是否真的可以应用于LSI的量产，现在依然存在许多质疑。虽然很少有人把纳米压印光刻视为替代ArF曝光的技术，但这项技术可能会在特定器件的生产中发挥威力。电路图案规律的NAND闪存是绝佳目标。大型NAND闪存企业东芝的执行董事专务、半导体与存储公司社长成毛康雄也在SEMICON Japan 2014的半导体执行论坛上发言。对于纳米压印光刻，成毛表示，“我们希望让这项技术先于EUV曝光投入量产。（制造工序中的）缺陷已经减少了很多，在最近1年里有望取得好的结果”。
除此之外，基于高分子自组织（DSA：directed self-assembly）的光刻技术的开发也在如火如荼地进行。毛成社长称该方法的量产化“还要再等一段时间”。
新一代光刻技术的“真命天子”究竟是谁？通过观察最近一两年的技术开发进展，应该可以看出其中的端倪。
纳米压印终于要实用化了
佳能光刻机干不过尼康憋出大招来了
科研就应该这样，另辟一条新路。
佳能高端单反技术跟不上，低端的做牙膏厂，已经被尼康索尼压制好几年了。希望能凭借这个逆袭。我第一个单反就是佳能，还是对着场子有点感情的