超级军网转帖 ： 半导体制造、Fab以及Silicon Processing的基本 ...
来源：百度文库 编辑：超级军网 时间：2024/05/02 12:21:18
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最近天涯有不少的弟兄谈到半导体行业，以及SMIC、Grace等企业的相关信息。
在许多弟兄迈进或者想要迈进这个行业之前，我想有许多知识和信息还是需要了解的。
正在半导体制造业刚刚全面兴起的时候，我加入了SMIC，在它的Fab里做了四年多。历经SMIC生产线建立的全部过程，认识了许许多多的朋友，也和许许多多不同类型的客户打过交道。也算有一些小小的经验。就着工作的间隙，把这些东西慢慢的写出来和大家共享。
如果有什么错误和不当的地方，请大家留贴指正。
从什么地方开始讲呢？就从产业链开始吧。
有需求就有生产就有市场。
市场需求（或者潜在的市场需求）的变化是非常快的，尤其是消费类电子产品。这类产品不同于DRAM，在市场上总是会有大量的需求。也正是这种变化多端的市场需求，催生了两个种特别的半导体行业——Fab和Fab Less Design House。
我这一系列的帖子主要会讲Fab，但是在一开头会让大家对Fab周围的东西有个基本的了解。
像Intel、Toshiba这样的公司，它既有Design的部分，也有生产的部分。这样的庞然大物在半导体界拥有极强的实力。同样，像英飞凌这样专注于DRAM的公司，活得也很滋润。至于韩国三星那是个什么都搞的怪物。这些公司，他们通常都有自己的设计部门，自己生产自己的产品。有些业界人士把这一类的企业称之为IDM。
但是随着技术的发展，要把更多的晶体管集成到更小的Chip上去，Silicon Process的前期投资变得非常的大。一条8英寸的生产线，需要投资7~8亿美金；而一条12英寸的生产线，需要的投资达12~15亿美金。能够负担这样投资的全世界来看也没有几家企业，这样一来就限制了芯片行业的发展。准入的高门槛，使许多试图进入设计行业的人望洋兴叹。
这个时候台湾半导体教父张忠谋开创了一个新的行业——foundry。他离开TI，在台湾创立了TSMC，TSMC不做Design，它只为做Design的人生产Wafer。这样，门槛一下子就降低了。随便几个小朋友，只要融到少量资本，就能够把自己的设计变成产品，如果市场还认可这些产品，那么他们就发达了。同一时代，台湾的联华电子也加入了这个行当，这就是我们所称的UMC，他们的老大是曹兴诚。——题外话，老曹对七下西洋的郑和非常钦佩，所以在苏州的UMC友好厂（明眼人一看就知道是UMC在大陆偷跑）就起名字为“和舰科技”，而且把厂区的建筑造的非常有个性，就像一群将要启航的战船。
----想到哪里就说到哪里，大家不要见怪。
在TSMC和UMC的扶植下，Fab Less Design House的成长是非常可观的。从UMC中分离出去的一个小小的Design Group成为了着名的“股神”联发科。当年它的VCD/DVD相关芯片红透全世界，股票也涨得令人难以置信。我认识一个台湾人的老婆，在联发科做Support工作，靠它的股票在短短的四年内赚了2亿台币，从此就再也不上班了。
Fab Less Design House的成功让很多的人大跌眼镜。确实，单独维持Fab的成本太高了，所以很多公司就把自己的Fab剥离出去，单独来做Design。
Foundry专注于Wafer的生产，而Fab Less Design House专注于Chip的设计，这就是分工。大家都不能坏了行规。如果Fab Less Design House觉得自己太牛了，想要自建Fab来生产自己的Chip，那会遭到Foundry的抵制，像UMC就利用专利等方法强行收购了一家Fab Less Design House辛辛苦苦建立起来的Fab。而如果Foundry自己去做Design，那么Fab Less Design House就会心存疑惑——究竟自己的Pattern Design会不会被对方盗取使用？结果导致Foundry的吸引力降低，在产业低潮的时候就会被Fab Less Design House抛弃。
总体来讲，Fab Less Design House站在这个产业链的最高端，它们拥有利润的最大头，它们投入小，风险高，收益大。其次是Foundry(Fab)，它们总能拥有可观的利润，它们投入大，风险小，受益中等。再次是封装测试（Package&Testing），它们投入中等，风险小，收益较少。
当然，这里面没有记入流通领域的分销商。事实上分销商的收益和投入是无法想象和计量的。我认识一个分销商，他曾经把MP3卖到了50%的利润，但也有血本无归的时候。
所以Design House是“三年不开张，开张吃三年。”而Fab和封装测试则是赚个苦力钱。对于Fab来讲，同样是0.18um的8英寸Wafer，价格差不多，顶多根据不同的Metal层数来算钱，到了封装测试那里会按照封装所用的模式和脚数来算钱。这样Fab卖1200美元的Wafer被Designer拿去之后，实际上卖多少钱就与Fab它们没有关系了，也许是10000美元，甚至更高。但如果市场不买账，那么Design House可能就直接完蛋了，因为它的钱可能只够到Fab去流几个Lot的。
我的前老板曾经在台湾TSMC不小心MO，结果跑死掉一批货，结果导致一家Design House倒闭。题外话——Fab的小弟小妹看到动感地带的广告都气坏了，什么“没事MO一下”，这不找抽吗？没事MO（Miss Operation）一下，一批货25片损失两万多美元，奖金扣光光，然后被fire。
在SMIC，我带的一个工程师MO，结果导致一家海龟的Design House直接关门放狗。这个小子很不爽的跳槽去了一家封装厂，现在溷得也还好。
所以现在大家对Fab的定位应该是比较清楚的了。
Fab有过一段黄金时期，那是在上个世纪九十年代末。TSMC干四年的普通工程师一年的股票收益相当于100个月的工资（本薪），而且时不时的公司就广播，“总经理感谢大家的努力工作，这个月加发一个月的薪水。”
但是过了2001年，也就是SMIC等在大陆开始量产以来，受到压价竞争以及市场不景气的影响，Fab的好时光就一去不复返了。高昂的建厂费用，高昂的成本折旧，导致连SMIC这样产能利用率高达90%的Fab还是赔钱。这样一来，股票的价格也就一落千丈，其实不光是SMIC，像TSMC、UMC的股票价格也大幅下滑。
但是已经折旧折完的Fab就过得很滋润，比如先进（ASMC），它是一个5英寸、6英寸的Fab，折旧早完了，造多少赚多少，只要不去盖新厂，大家分分利润，日子过的好快活。
所以按照目前中国大陆这边的状况，基本所有的Fab都在盖新厂，这样的结论就是：很长的一段时间内，Fab不会赚钱，Fab的股票不会大涨，Fab的工程师不会有过高的收入。
虽然一直在亏本，但是由于亏本的原因主要是折旧，所以Fab总能保持正的现金流。而且正很多。所以结论是：Fab赔钱，但绝对不会倒闭。如果你去Fab工作，就不必担心因为工厂倒闭而失业。
下面讲讲Fab对人才的需求状况。
Fab是一种对各类人才都有需求的东西。无论文理工，基本上都可以再Fab里找到职位。甚至学医的MM都在SMIC找到了厂医的位置。很久以前有一个TSMC工程师的帖子，他说Fab对人才的吸纳是全方位的。（当然坏处也就是很多人才的埋没。）有兴趣的网友可以去找来看看。
一般来讲，文科的毕业生可以申请Fab厂的HR，法务，文秘，财会，进出口，采购，公关之类的职位。但是由于是Support部门这些位置的薪水一般不太好。那也有些厉害的MM选择做客户工程师（CE）的，某些MM居然还能做成制程工程师，真是佩服啊佩服。
理工科的毕业生选择范围比较广：
计算机、信息类的毕业生可以选择作IT，在Fab厂能够学到一流的CIM技术，但是由于不受重视，很多人学了本事就走人先了。
工程类的毕业生做设备(EE)的居多，一般而言，做设备不是长久之计。可以选择做几年设备之后转制程，或者去做厂商（vendor），钱会比较多。当然，也有少数人一直做设备也发展得不错。比较不建议去做厂务。
材料、物理类的毕业生做制程(PE)的比较多，如果遇到老板不错的话，制程倒是可以常做的，挺两年，下面有了小弟小妹就不用常常进Fab了。如果做的不爽，可以转PIE或者TD，或者厂商也可以，这个钱也比较多。
电子类的毕业生选择做制程整合，也就是Integration（PIE）得比较多，这个是在Fab里主导的部门，但如果一开始没有经验的话，容易被PE忽悠。所以如果没有经验就去做PIE的话，一定要跟着一个有经验的PIE，不要管他是不是学历比你低。
所有硕士或者以上的毕业生，尽量申请TD的职位，TD的职位比较少做杂七杂八的事情。但是在工作中需要发挥主动性，不然会学不到东西，也容易被PIE之类的人骂。
将来有兴趣去做封装、测试的人可以选择去做产品工程师（PDE）。
有兴趣向Design转型的人可以选择去做PIE或者PDE。
喜欢和客户打交道的人可以选择去做客户工程师CE，这个位置要和PIE搞好关系，他们的Support是关键。
有虐待别人倾向，喜欢看着他人无助神情的人可以考虑去做QE。QE的弟兄把PIE/PE/EE/TD/PDE之类的放挺简直太容易了。：）
其他的想到再说。http://winggundam.show5forum.com/t2134-topic
最近天涯有不少的弟兄谈到半导体行业，以及SMIC、Grace等企业的相关信息。
在许多弟兄迈进或者想要迈进这个行业之前，我想有许多知识和信息还是需要了解的。
正在半导体制造业刚刚全面兴起的时候，我加入了SMIC，在它的Fab里做了四年多。历经SMIC生产线建立的全部过程，认识了许许多多的朋友，也和许许多多不同类型的客户打过交道。也算有一些小小的经验。就着工作的间隙，把这些东西慢慢的写出来和大家共享。
如果有什么错误和不当的地方，请大家留贴指正。
从什么地方开始讲呢？就从产业链开始吧。
有需求就有生产就有市场。
市场需求（或者潜在的市场需求）的变化是非常快的，尤其是消费类电子产品。这类产品不同于DRAM，在市场上总是会有大量的需求。也正是这种变化多端的市场需求，催生了两个种特别的半导体行业——Fab和Fab Less Design House。
我这一系列的帖子主要会讲Fab，但是在一开头会让大家对Fab周围的东西有个基本的了解。
像Intel、Toshiba这样的公司，它既有Design的部分，也有生产的部分。这样的庞然大物在半导体界拥有极强的实力。同样，像英飞凌这样专注于DRAM的公司，活得也很滋润。至于韩国三星那是个什么都搞的怪物。这些公司，他们通常都有自己的设计部门，自己生产自己的产品。有些业界人士把这一类的企业称之为IDM。
但是随着技术的发展，要把更多的晶体管集成到更小的Chip上去，Silicon Process的前期投资变得非常的大。一条8英寸的生产线，需要投资7~8亿美金；而一条12英寸的生产线，需要的投资达12~15亿美金。能够负担这样投资的全世界来看也没有几家企业，这样一来就限制了芯片行业的发展。准入的高门槛，使许多试图进入设计行业的人望洋兴叹。
这个时候台湾半导体教父张忠谋开创了一个新的行业——foundry。他离开TI，在台湾创立了TSMC，TSMC不做Design，它只为做Design的人生产Wafer。这样，门槛一下子就降低了。随便几个小朋友，只要融到少量资本，就能够把自己的设计变成产品，如果市场还认可这些产品，那么他们就发达了。同一时代，台湾的联华电子也加入了这个行当，这就是我们所称的UMC，他们的老大是曹兴诚。——题外话，老曹对七下西洋的郑和非常钦佩，所以在苏州的UMC友好厂（明眼人一看就知道是UMC在大陆偷跑）就起名字为“和舰科技”，而且把厂区的建筑造的非常有个性，就像一群将要启航的战船。
----想到哪里就说到哪里，大家不要见怪。
在TSMC和UMC的扶植下，Fab Less Design House的成长是非常可观的。从UMC中分离出去的一个小小的Design Group成为了着名的“股神”联发科。当年它的VCD/DVD相关芯片红透全世界，股票也涨得令人难以置信。我认识一个台湾人的老婆，在联发科做Support工作，靠它的股票在短短的四年内赚了2亿台币，从此就再也不上班了。
Fab Less Design House的成功让很多的人大跌眼镜。确实，单独维持Fab的成本太高了，所以很多公司就把自己的Fab剥离出去，单独来做Design。
Foundry专注于Wafer的生产，而Fab Less Design House专注于Chip的设计，这就是分工。大家都不能坏了行规。如果Fab Less Design House觉得自己太牛了，想要自建Fab来生产自己的Chip，那会遭到Foundry的抵制，像UMC就利用专利等方法强行收购了一家Fab Less Design House辛辛苦苦建立起来的Fab。而如果Foundry自己去做Design，那么Fab Less Design House就会心存疑惑——究竟自己的Pattern Design会不会被对方盗取使用？结果导致Foundry的吸引力降低，在产业低潮的时候就会被Fab Less Design House抛弃。
总体来讲，Fab Less Design House站在这个产业链的最高端，它们拥有利润的最大头，它们投入小，风险高，收益大。其次是Foundry(Fab)，它们总能拥有可观的利润，它们投入大，风险小，受益中等。再次是封装测试（Package&Testing），它们投入中等，风险小，收益较少。
当然，这里面没有记入流通领域的分销商。事实上分销商的收益和投入是无法想象和计量的。我认识一个分销商，他曾经把MP3卖到了50%的利润，但也有血本无归的时候。
所以Design House是“三年不开张，开张吃三年。”而Fab和封装测试则是赚个苦力钱。对于Fab来讲，同样是0.18um的8英寸Wafer，价格差不多，顶多根据不同的Metal层数来算钱，到了封装测试那里会按照封装所用的模式和脚数来算钱。这样Fab卖1200美元的Wafer被Designer拿去之后，实际上卖多少钱就与Fab它们没有关系了，也许是10000美元，甚至更高。但如果市场不买账，那么Design House可能就直接完蛋了，因为它的钱可能只够到Fab去流几个Lot的。
我的前老板曾经在台湾TSMC不小心MO，结果跑死掉一批货，结果导致一家Design House倒闭。题外话——Fab的小弟小妹看到动感地带的广告都气坏了，什么“没事MO一下”，这不找抽吗？没事MO（Miss Operation）一下，一批货25片损失两万多美元，奖金扣光光，然后被fire。
在SMIC，我带的一个工程师MO，结果导致一家海龟的Design House直接关门放狗。这个小子很不爽的跳槽去了一家封装厂，现在溷得也还好。
所以现在大家对Fab的定位应该是比较清楚的了。
Fab有过一段黄金时期，那是在上个世纪九十年代末。TSMC干四年的普通工程师一年的股票收益相当于100个月的工资（本薪），而且时不时的公司就广播，“总经理感谢大家的努力工作，这个月加发一个月的薪水。”
但是过了2001年，也就是SMIC等在大陆开始量产以来，受到压价竞争以及市场不景气的影响，Fab的好时光就一去不复返了。高昂的建厂费用，高昂的成本折旧，导致连SMIC这样产能利用率高达90%的Fab还是赔钱。这样一来，股票的价格也就一落千丈，其实不光是SMIC，像TSMC、UMC的股票价格也大幅下滑。
但是已经折旧折完的Fab就过得很滋润，比如先进（ASMC），它是一个5英寸、6英寸的Fab，折旧早完了，造多少赚多少，只要不去盖新厂，大家分分利润，日子过的好快活。
所以按照目前中国大陆这边的状况，基本所有的Fab都在盖新厂，这样的结论就是：很长的一段时间内，Fab不会赚钱，Fab的股票不会大涨，Fab的工程师不会有过高的收入。
虽然一直在亏本，但是由于亏本的原因主要是折旧，所以Fab总能保持正的现金流。而且正很多。所以结论是：Fab赔钱，但绝对不会倒闭。如果你去Fab工作，就不必担心因为工厂倒闭而失业。
下面讲讲Fab对人才的需求状况。
Fab是一种对各类人才都有需求的东西。无论文理工，基本上都可以再Fab里找到职位。甚至学医的MM都在SMIC找到了厂医的位置。很久以前有一个TSMC工程师的帖子，他说Fab对人才的吸纳是全方位的。（当然坏处也就是很多人才的埋没。）有兴趣的网友可以去找来看看。
一般来讲，文科的毕业生可以申请Fab厂的HR，法务，文秘，财会，进出口，采购，公关之类的职位。但是由于是Support部门这些位置的薪水一般不太好。那也有些厉害的MM选择做客户工程师（CE）的，某些MM居然还能做成制程工程师，真是佩服啊佩服。
理工科的毕业生选择范围比较广：
计算机、信息类的毕业生可以选择作IT，在Fab厂能够学到一流的CIM技术，但是由于不受重视，很多人学了本事就走人先了。
工程类的毕业生做设备(EE)的居多，一般而言，做设备不是长久之计。可以选择做几年设备之后转制程，或者去做厂商（vendor），钱会比较多。当然，也有少数人一直做设备也发展得不错。比较不建议去做厂务。
材料、物理类的毕业生做制程(PE)的比较多，如果遇到老板不错的话，制程倒是可以常做的，挺两年，下面有了小弟小妹就不用常常进Fab了。如果做的不爽，可以转PIE或者TD，或者厂商也可以，这个钱也比较多。
电子类的毕业生选择做制程整合，也就是Integration（PIE）得比较多，这个是在Fab里主导的部门，但如果一开始没有经验的话，容易被PE忽悠。所以如果没有经验就去做PIE的话，一定要跟着一个有经验的PIE，不要管他是不是学历比你低。
所有硕士或者以上的毕业生，尽量申请TD的职位，TD的职位比较少做杂七杂八的事情。但是在工作中需要发挥主动性，不然会学不到东西，也容易被PIE之类的人骂。
将来有兴趣去做封装、测试的人可以选择去做产品工程师（PDE）。
有兴趣向Design转型的人可以选择去做PIE或者PDE。
喜欢和客户打交道的人可以选择去做客户工程师CE，这个位置要和PIE搞好关系，他们的Support是关键。
有虐待别人倾向，喜欢看着他人无助神情的人可以考虑去做QE。QE的弟兄把PIE/PE/EE/TD/PDE之类的放挺简直太容易了。：）
其他的想到再说。
最近天涯有不少的弟兄谈到半导体行业，以及SMIC、Grace等企业的相关信息。
在许多弟兄迈进或者想要迈进这个行业之前，我想有许多知识和信息还是需要了解的。
正在半导体制造业刚刚全面兴起的时候，我加入了SMIC，在它的Fab里做了四年多。历经SMIC生产线建立的全部过程，认识了许许多多的朋友，也和许许多多不同类型的客户打过交道。也算有一些小小的经验。就着工作的间隙，把这些东西慢慢的写出来和大家共享。
如果有什么错误和不当的地方，请大家留贴指正。
从什么地方开始讲呢？就从产业链开始吧。
有需求就有生产就有市场。
市场需求（或者潜在的市场需求）的变化是非常快的，尤其是消费类电子产品。这类产品不同于DRAM，在市场上总是会有大量的需求。也正是这种变化多端的市场需求，催生了两个种特别的半导体行业——Fab和Fab Less Design House。
我这一系列的帖子主要会讲Fab，但是在一开头会让大家对Fab周围的东西有个基本的了解。
像Intel、Toshiba这样的公司，它既有Design的部分，也有生产的部分。这样的庞然大物在半导体界拥有极强的实力。同样，像英飞凌这样专注于DRAM的公司，活得也很滋润。至于韩国三星那是个什么都搞的怪物。这些公司，他们通常都有自己的设计部门，自己生产自己的产品。有些业界人士把这一类的企业称之为IDM。
但是随着技术的发展，要把更多的晶体管集成到更小的Chip上去，Silicon Process的前期投资变得非常的大。一条8英寸的生产线，需要投资7~8亿美金；而一条12英寸的生产线，需要的投资达12~15亿美金。能够负担这样投资的全世界来看也没有几家企业，这样一来就限制了芯片行业的发展。准入的高门槛，使许多试图进入设计行业的人望洋兴叹。
这个时候台湾半导体教父张忠谋开创了一个新的行业——foundry。他离开TI，在台湾创立了TSMC，TSMC不做Design，它只为做Design的人生产Wafer。这样，门槛一下子就降低了。随便几个小朋友，只要融到少量资本，就能够把自己的设计变成产品，如果市场还认可这些产品，那么他们就发达了。同一时代，台湾的联华电子也加入了这个行当，这就是我们所称的UMC，他们的老大是曹兴诚。——题外话，老曹对七下西洋的郑和非常钦佩，所以在苏州的UMC友好厂（明眼人一看就知道是UMC在大陆偷跑）就起名字为“和舰科技”，而且把厂区的建筑造的非常有个性，就像一群将要启航的战船。
----想到哪里就说到哪里，大家不要见怪。
在TSMC和UMC的扶植下，Fab Less Design House的成长是非常可观的。从UMC中分离出去的一个小小的Design Group成为了着名的“股神”联发科。当年它的VCD/DVD相关芯片红透全世界，股票也涨得令人难以置信。我认识一个台湾人的老婆，在联发科做Support工作，靠它的股票在短短的四年内赚了2亿台币，从此就再也不上班了。
Fab Less Design House的成功让很多的人大跌眼镜。确实，单独维持Fab的成本太高了，所以很多公司就把自己的Fab剥离出去，单独来做Design。
Foundry专注于Wafer的生产，而Fab Less Design House专注于Chip的设计，这就是分工。大家都不能坏了行规。如果Fab Less Design House觉得自己太牛了，想要自建Fab来生产自己的Chip，那会遭到Foundry的抵制，像UMC就利用专利等方法强行收购了一家Fab Less Design House辛辛苦苦建立起来的Fab。而如果Foundry自己去做Design，那么Fab Less Design House就会心存疑惑——究竟自己的Pattern Design会不会被对方盗取使用？结果导致Foundry的吸引力降低，在产业低潮的时候就会被Fab Less Design House抛弃。
总体来讲，Fab Less Design House站在这个产业链的最高端，它们拥有利润的最大头，它们投入小，风险高，收益大。其次是Foundry(Fab)，它们总能拥有可观的利润，它们投入大，风险小，受益中等。再次是封装测试（Package&Testing），它们投入中等，风险小，收益较少。
当然，这里面没有记入流通领域的分销商。事实上分销商的收益和投入是无法想象和计量的。我认识一个分销商，他曾经把MP3卖到了50%的利润，但也有血本无归的时候。
所以Design House是“三年不开张，开张吃三年。”而Fab和封装测试则是赚个苦力钱。对于Fab来讲，同样是0.18um的8英寸Wafer，价格差不多，顶多根据不同的Metal层数来算钱，到了封装测试那里会按照封装所用的模式和脚数来算钱。这样Fab卖1200美元的Wafer被Designer拿去之后，实际上卖多少钱就与Fab它们没有关系了，也许是10000美元，甚至更高。但如果市场不买账，那么Design House可能就直接完蛋了，因为它的钱可能只够到Fab去流几个Lot的。
我的前老板曾经在台湾TSMC不小心MO，结果跑死掉一批货，结果导致一家Design House倒闭。题外话——Fab的小弟小妹看到动感地带的广告都气坏了，什么“没事MO一下”，这不找抽吗？没事MO（Miss Operation）一下，一批货25片损失两万多美元，奖金扣光光，然后被fire。
在SMIC，我带的一个工程师MO，结果导致一家海龟的Design House直接关门放狗。这个小子很不爽的跳槽去了一家封装厂，现在溷得也还好。
所以现在大家对Fab的定位应该是比较清楚的了。
Fab有过一段黄金时期，那是在上个世纪九十年代末。TSMC干四年的普通工程师一年的股票收益相当于100个月的工资（本薪），而且时不时的公司就广播，“总经理感谢大家的努力工作，这个月加发一个月的薪水。”
但是过了2001年，也就是SMIC等在大陆开始量产以来，受到压价竞争以及市场不景气的影响，Fab的好时光就一去不复返了。高昂的建厂费用，高昂的成本折旧，导致连SMIC这样产能利用率高达90%的Fab还是赔钱。这样一来，股票的价格也就一落千丈，其实不光是SMIC，像TSMC、UMC的股票价格也大幅下滑。
但是已经折旧折完的Fab就过得很滋润，比如先进（ASMC），它是一个5英寸、6英寸的Fab，折旧早完了，造多少赚多少，只要不去盖新厂，大家分分利润，日子过的好快活。
所以按照目前中国大陆这边的状况，基本所有的Fab都在盖新厂，这样的结论就是：很长的一段时间内，Fab不会赚钱，Fab的股票不会大涨，Fab的工程师不会有过高的收入。
虽然一直在亏本，但是由于亏本的原因主要是折旧，所以Fab总能保持正的现金流。而且正很多。所以结论是：Fab赔钱，但绝对不会倒闭。如果你去Fab工作，就不必担心因为工厂倒闭而失业。
下面讲讲Fab对人才的需求状况。
Fab是一种对各类人才都有需求的东西。无论文理工，基本上都可以再Fab里找到职位。甚至学医的MM都在SMIC找到了厂医的位置。很久以前有一个TSMC工程师的帖子，他说Fab对人才的吸纳是全方位的。（当然坏处也就是很多人才的埋没。）有兴趣的网友可以去找来看看。
一般来讲，文科的毕业生可以申请Fab厂的HR，法务，文秘，财会，进出口，采购，公关之类的职位。但是由于是Support部门这些位置的薪水一般不太好。那也有些厉害的MM选择做客户工程师（CE）的，某些MM居然还能做成制程工程师，真是佩服啊佩服。
理工科的毕业生选择范围比较广：
计算机、信息类的毕业生可以选择作IT，在Fab厂能够学到一流的CIM技术，但是由于不受重视，很多人学了本事就走人先了。
工程类的毕业生做设备(EE)的居多，一般而言，做设备不是长久之计。可以选择做几年设备之后转制程，或者去做厂商（vendor），钱会比较多。当然，也有少数人一直做设备也发展得不错。比较不建议去做厂务。
材料、物理类的毕业生做制程(PE)的比较多，如果遇到老板不错的话，制程倒是可以常做的，挺两年，下面有了小弟小妹就不用常常进Fab了。如果做的不爽，可以转PIE或者TD，或者厂商也可以，这个钱也比较多。
电子类的毕业生选择做制程整合，也就是Integration（PIE）得比较多，这个是在Fab里主导的部门，但如果一开始没有经验的话，容易被PE忽悠。所以如果没有经验就去做PIE的话，一定要跟着一个有经验的PIE，不要管他是不是学历比你低。
所有硕士或者以上的毕业生，尽量申请TD的职位，TD的职位比较少做杂七杂八的事情。但是在工作中需要发挥主动性，不然会学不到东西，也容易被PIE之类的人骂。
将来有兴趣去做封装、测试的人可以选择去做产品工程师（PDE）。
有兴趣向Design转型的人可以选择去做PIE或者PDE。
喜欢和客户打交道的人可以选择去做客户工程师CE，这个位置要和PIE搞好关系，他们的Support是关键。
有虐待别人倾向，喜欢看着他人无助神情的人可以考虑去做QE。QE的弟兄把PIE/PE/EE/TD/PDE之类的放挺简直太容易了。：）
其他的想到再说。http://winggundam.show5forum.com/t2134-topic
最近天涯有不少的弟兄谈到半导体行业，以及SMIC、Grace等企业的相关信息。
在许多弟兄迈进或者想要迈进这个行业之前，我想有许多知识和信息还是需要了解的。
正在半导体制造业刚刚全面兴起的时候，我加入了SMIC，在它的Fab里做了四年多。历经SMIC生产线建立的全部过程，认识了许许多多的朋友，也和许许多多不同类型的客户打过交道。也算有一些小小的经验。就着工作的间隙，把这些东西慢慢的写出来和大家共享。
如果有什么错误和不当的地方，请大家留贴指正。
从什么地方开始讲呢？就从产业链开始吧。
有需求就有生产就有市场。
市场需求（或者潜在的市场需求）的变化是非常快的，尤其是消费类电子产品。这类产品不同于DRAM，在市场上总是会有大量的需求。也正是这种变化多端的市场需求，催生了两个种特别的半导体行业——Fab和Fab Less Design House。
我这一系列的帖子主要会讲Fab，但是在一开头会让大家对Fab周围的东西有个基本的了解。
像Intel、Toshiba这样的公司，它既有Design的部分，也有生产的部分。这样的庞然大物在半导体界拥有极强的实力。同样，像英飞凌这样专注于DRAM的公司，活得也很滋润。至于韩国三星那是个什么都搞的怪物。这些公司，他们通常都有自己的设计部门，自己生产自己的产品。有些业界人士把这一类的企业称之为IDM。
但是随着技术的发展，要把更多的晶体管集成到更小的Chip上去，Silicon Process的前期投资变得非常的大。一条8英寸的生产线，需要投资7~8亿美金；而一条12英寸的生产线，需要的投资达12~15亿美金。能够负担这样投资的全世界来看也没有几家企业，这样一来就限制了芯片行业的发展。准入的高门槛，使许多试图进入设计行业的人望洋兴叹。
这个时候台湾半导体教父张忠谋开创了一个新的行业——foundry。他离开TI，在台湾创立了TSMC，TSMC不做Design，它只为做Design的人生产Wafer。这样，门槛一下子就降低了。随便几个小朋友，只要融到少量资本，就能够把自己的设计变成产品，如果市场还认可这些产品，那么他们就发达了。同一时代，台湾的联华电子也加入了这个行当，这就是我们所称的UMC，他们的老大是曹兴诚。——题外话，老曹对七下西洋的郑和非常钦佩，所以在苏州的UMC友好厂（明眼人一看就知道是UMC在大陆偷跑）就起名字为“和舰科技”，而且把厂区的建筑造的非常有个性，就像一群将要启航的战船。
----想到哪里就说到哪里，大家不要见怪。
在TSMC和UMC的扶植下，Fab Less Design House的成长是非常可观的。从UMC中分离出去的一个小小的Design Group成为了着名的“股神”联发科。当年它的VCD/DVD相关芯片红透全世界，股票也涨得令人难以置信。我认识一个台湾人的老婆，在联发科做Support工作，靠它的股票在短短的四年内赚了2亿台币，从此就再也不上班了。
Fab Less Design House的成功让很多的人大跌眼镜。确实，单独维持Fab的成本太高了，所以很多公司就把自己的Fab剥离出去，单独来做Design。
Foundry专注于Wafer的生产，而Fab Less Design House专注于Chip的设计，这就是分工。大家都不能坏了行规。如果Fab Less Design House觉得自己太牛了，想要自建Fab来生产自己的Chip，那会遭到Foundry的抵制，像UMC就利用专利等方法强行收购了一家Fab Less Design House辛辛苦苦建立起来的Fab。而如果Foundry自己去做Design，那么Fab Less Design House就会心存疑惑——究竟自己的Pattern Design会不会被对方盗取使用？结果导致Foundry的吸引力降低，在产业低潮的时候就会被Fab Less Design House抛弃。
总体来讲，Fab Less Design House站在这个产业链的最高端，它们拥有利润的最大头，它们投入小，风险高，收益大。其次是Foundry(Fab)，它们总能拥有可观的利润，它们投入大，风险小，受益中等。再次是封装测试（Package&Testing），它们投入中等，风险小，收益较少。
当然，这里面没有记入流通领域的分销商。事实上分销商的收益和投入是无法想象和计量的。我认识一个分销商，他曾经把MP3卖到了50%的利润，但也有血本无归的时候。
所以Design House是“三年不开张，开张吃三年。”而Fab和封装测试则是赚个苦力钱。对于Fab来讲，同样是0.18um的8英寸Wafer，价格差不多，顶多根据不同的Metal层数来算钱，到了封装测试那里会按照封装所用的模式和脚数来算钱。这样Fab卖1200美元的Wafer被Designer拿去之后，实际上卖多少钱就与Fab它们没有关系了，也许是10000美元，甚至更高。但如果市场不买账，那么Design House可能就直接完蛋了，因为它的钱可能只够到Fab去流几个Lot的。
我的前老板曾经在台湾TSMC不小心MO，结果跑死掉一批货，结果导致一家Design House倒闭。题外话——Fab的小弟小妹看到动感地带的广告都气坏了，什么“没事MO一下”，这不找抽吗？没事MO（Miss Operation）一下，一批货25片损失两万多美元，奖金扣光光，然后被fire。
在SMIC，我带的一个工程师MO，结果导致一家海龟的Design House直接关门放狗。这个小子很不爽的跳槽去了一家封装厂，现在溷得也还好。
所以现在大家对Fab的定位应该是比较清楚的了。
Fab有过一段黄金时期，那是在上个世纪九十年代末。TSMC干四年的普通工程师一年的股票收益相当于100个月的工资（本薪），而且时不时的公司就广播，“总经理感谢大家的努力工作，这个月加发一个月的薪水。”
但是过了2001年，也就是SMIC等在大陆开始量产以来，受到压价竞争以及市场不景气的影响，Fab的好时光就一去不复返了。高昂的建厂费用，高昂的成本折旧，导致连SMIC这样产能利用率高达90%的Fab还是赔钱。这样一来，股票的价格也就一落千丈，其实不光是SMIC，像TSMC、UMC的股票价格也大幅下滑。
但是已经折旧折完的Fab就过得很滋润，比如先进（ASMC），它是一个5英寸、6英寸的Fab，折旧早完了，造多少赚多少，只要不去盖新厂，大家分分利润，日子过的好快活。
所以按照目前中国大陆这边的状况，基本所有的Fab都在盖新厂，这样的结论就是：很长的一段时间内，Fab不会赚钱，Fab的股票不会大涨，Fab的工程师不会有过高的收入。
虽然一直在亏本，但是由于亏本的原因主要是折旧，所以Fab总能保持正的现金流。而且正很多。所以结论是：Fab赔钱，但绝对不会倒闭。如果你去Fab工作，就不必担心因为工厂倒闭而失业。
下面讲讲Fab对人才的需求状况。
Fab是一种对各类人才都有需求的东西。无论文理工，基本上都可以再Fab里找到职位。甚至学医的MM都在SMIC找到了厂医的位置。很久以前有一个TSMC工程师的帖子，他说Fab对人才的吸纳是全方位的。（当然坏处也就是很多人才的埋没。）有兴趣的网友可以去找来看看。
一般来讲，文科的毕业生可以申请Fab厂的HR，法务，文秘，财会，进出口，采购，公关之类的职位。但是由于是Support部门这些位置的薪水一般不太好。那也有些厉害的MM选择做客户工程师（CE）的，某些MM居然还能做成制程工程师，真是佩服啊佩服。
理工科的毕业生选择范围比较广：
计算机、信息类的毕业生可以选择作IT，在Fab厂能够学到一流的CIM技术，但是由于不受重视，很多人学了本事就走人先了。
工程类的毕业生做设备(EE)的居多，一般而言，做设备不是长久之计。可以选择做几年设备之后转制程，或者去做厂商（vendor），钱会比较多。当然，也有少数人一直做设备也发展得不错。比较不建议去做厂务。
材料、物理类的毕业生做制程(PE)的比较多，如果遇到老板不错的话，制程倒是可以常做的，挺两年，下面有了小弟小妹就不用常常进Fab了。如果做的不爽，可以转PIE或者TD，或者厂商也可以，这个钱也比较多。
电子类的毕业生选择做制程整合，也就是Integration（PIE）得比较多，这个是在Fab里主导的部门，但如果一开始没有经验的话，容易被PE忽悠。所以如果没有经验就去做PIE的话，一定要跟着一个有经验的PIE，不要管他是不是学历比你低。
所有硕士或者以上的毕业生，尽量申请TD的职位，TD的职位比较少做杂七杂八的事情。但是在工作中需要发挥主动性，不然会学不到东西，也容易被PIE之类的人骂。
将来有兴趣去做封装、测试的人可以选择去做产品工程师（PDE）。
有兴趣向Design转型的人可以选择去做PIE或者PDE。
喜欢和客户打交道的人可以选择去做客户工程师CE，这个位置要和PIE搞好关系，他们的Support是关键。
有虐待别人倾向，喜欢看着他人无助神情的人可以考虑去做QE。QE的弟兄把PIE/PE/EE/TD/PDE之类的放挺简直太容易了。：）
其他的想到再说。
下面分部门简单介绍一下Fab的工种。
先转贴一些词汇表，免得到时候冒些个专有名词大家不好理解：
基本Fab的机构是这样的：
厂长
--〉Integration
--〉LPIE
MPIE
YE
WAT
BR
Module
--〉CVD
PVD
CMP
PHOTO
ETCH
Diffusion
WET
IMP
MFG
--〉MPC
TF
DIFF
PHOTO
ETCH
此外相关的直接支持部门还有：
Facility
IE&PC
先转贴一些词汇表，免得到时候冒些个专有名词大家不好理解：
基本Fab的机构是这样的：
厂长
--〉Integration
--〉LPIE
MPIE
YE
WAT
BR
Module
--〉CVD
PVD
CMP
PHOTO
ETCH
Diffusion
WET
IMP
MFG
--〉MPC
TF
DIFF
PHOTO
ETCH
此外相关的直接支持部门还有：
Facility
IE&PC
Fab中PIE要略微比PE和EE好一些，相对进fab的机会要少。
PIE主要的工作有很多，但总而言之是和产品密切相关的。SMIC上海厂有DRAM和Logic两种截然不同的产品，相应的PIE职责也有区别。
Memory PIE（基本都在一厂）通常是分段管理，一般是有人负责Isolation(FOX/STI)，有人负责Capacitance，有人负责Transistor，有人负责后段Interconnect。总体分工比较明确，少数资深的工程师会负责全段的制程。Memory的产品通常种类较少，总量较大，比较少有新的产品。SMIC的Memory有堆栈型和沟槽型两大类，都在一厂有量产。
Logic PIE（两个厂都有）才是真正意义上的Fab PIE，一般来讲Fab要赚钱，Logic的产品一定要起来。Logic PIE通常会分不同的Technology来管理产品，比如0.35um LG/MM/HS；0.18um LG/MM/HS/SR；0.13um LG/SR等等。Logic的产品种类非常多，但每颗的总量一般不会太大，如果能够有1000pcs/月的量，那已经是比较大的客户了。——如果遇到这样的新客户，大家可以去买他的股票，一定可以赚钱。
Logic PIE的主要工作通常有Maintain和NTO两大类，前者针对量产的大量产品的良率提高，缺陷分析等。后者主要是新产品的开发和量产。具体的工作么，拿NTO来讲，有Setup process flow, pirun, fab out report, defect reduction, yield analysis, customer meeting, ... ...等等。
相比较而言，进fab倒不是最主要的，分析数据和写报告的工作为主。
偷个懒，把原来写的一部分搬过来。
通常讲Fab的工作环境比较恶劣，那就是指Module和MFG。因为PIE可以比较少进Fab，所以PIE虽然也会比较忙，但是接触到辐射、化学药品的机会要少很多。
一般本科毕业生如果去MFG的话会做线上的Super，带领Leader和一群小妹干活。除非你从此不想和技术打交道，否则不要去MFG。只有想将来做管理的人或者还会有些兴趣，因为各个不同区域的MFG都是可以互换的，甚至不同产业的制造管理都是一样的。Fab的MFG Supper在封装、测试厂，在TFT/LCD厂，在所有的生产制造型企业都可以找到相关合适的位置。和人打交道，这是管理的核心，而在MFG，最重要的就是和人打交道。你会和EE吵架，和PE吵架，和PIE吵架，被Q的人闻讯，可以修理TD的弟兄，不过比较会惹不起PC（Production Control）。喜欢吵架的弟兄可能会乐此不疲，因为MFG和别人吵架基本不会吃亏。
在Fab里有三个“第一”：安全第一，客户第一，MFG第一。所以只要和安全以及客户没有关系，MFG就是最大的，基本可以横着走。PIE能够和MFG抗争的唯一优势，也就是他们可以拿客户来压MFG。MFG在奖金等方面说话的声音比较大，一般而言，奖金优先发放给MFG，因为他们最辛苦。MFG的Super需要倒班，做二休二，12小时12小时的轮，在休息的时候还会被拖过来学习、写报告什么的，所以平均下来一周工作的时间至少在50小时以上。上白班的还好，但是上晚班的生物钟会被弄的比较乱。MFG做常日的Super会好一些。
不建议硕士以及以上学历的弟兄去MFG。
Module的工程师主要分成两大类：制程（工艺）和设备。也就是所谓PE和EE。基本上无论哪个Module都会有这样的两类工程师。
设备工程师主要负责的是机台的状况，他们要保持机台始终处于比较良好的Status，从而提高机台的利用率。TSMC在最忙的时候曾经把机台的利用率提到到了110%以上，这样就需要缩短机台设计的PM时间，缩短机台的Monitor时间，减小Down机的几率。这样设备工程师的压力就很大。设备工程师的On Call通常就是来自于此。如果大家都是溷得比较资深的EE，那由于晚上都有设备值班，小问题都能够被处理掉，而大问题也没法处理，可以第二天白天来做。但如果是一群没有足够经验的EE，那么每个人都只能专精几种机台，结果就是遇到不熟悉的机台出问题，就只好Call人了。
EE在Fab中待的时间要比PE长，有很多routine的工作，比如PM。EE的问题相对简单，妈的，机台出问题了我就修呗，修不好我就Call Vendor呗。你制造部不爽那你自己来修。
EE有很多机会接触有毒的气体、辐射和化学药品，也容易遭受侵害。Fab里很多耸人听闻传说中的主人公都是EE。记住一条Fab的铁律，任何不明身份的液体都可以默认为是HF溶液，千万不要去胡乱摸。此外特别的区域会有特别的注意事项，各自要注意。
EE主要和PE以及厂务（FAC）的弟兄打交道。不太会直接面对PIE这种Module比较讨厌的人物，也和TD的弟兄没有什么大的过节。由于是机台的使用者，Vendor会常常来和EE搞好关系，如果公司许可，可以有很多的饭局。酒量要锻炼。
EE的工作很累，但并不很复杂，如果加入了一个不错的集体，也可以过的很快活。
硕士以及以上学历的弟兄一般不会有机会加入EE的行列，工科的本科/大专毕业生可以绰绰有余的胜任EE的工作。EE做久了如果没有什么兴趣可以想办法转去做PE，如果想赚钱，做Vendor也不错。
EE被HF侵害的风险很大,特别是扩散区的EE,做PM或者trouble shooting的时候有很多的机会接触到HF,我就亲身经历过三起HF溅到眼睛的例子.
如果是负责clean机台的EE,那么可能经常跟HCL,H2O2,MH4OH,HF接触非常多,其中HF是最可怕的,无色无畏看起来跟水差不多,但是却是"化骨水",会渗透皮肤腐蚀骨头,有时候你皮肤接触了刚开始一点感觉都没有,甚至眼睛接触了它开始一两天都不会有什么异样感觉,但是过几天眼睛会视力模煳.
APCVD如果机器比较旧,做PM时候或者拆管路会有毒气alarm的危险,一般比较常见的毒气是SIH4,NH3,b不过好在SIH4会自燃,如果是TF区的ASH3,PH3,n那就比较危险了,一瓶这种气体估计能毒死几十平方公里的人和动物.
如果机台down了,那么连续加班十几个小时甚至几天几夜也是常有的事情.
所以说EE是FAB里面最累最苦的一点不为过.
制程工程师，也就是工艺工程师，也就是PE。他们主要负责Fab中各类工艺参数和程式的设定。一个稳定的Fab必然需要大量资深的PE在。PE的工作状况和EE不同，他们将面对多个部门的压力，MFG和PIE是“压迫”PE最多的两伙人。而Q的弟兄也会让PE非常痛苦，时常窜出来搞乱的TD工程师常常会把PE搞得抓狂。然后在PE和EE之间存在大量的灰色地带，这个事情究竟谁做？双方吵架的机会也是大把大把。
PE和Vendor打交道的机会也比较多，无论是机台的Vendor还是Material的Vendor。熟悉之后，跳槽出去做Vendor的PE也不少。通常而言，EE去做Vendor还是修机器，而PE常常会摇身一变成了Sales。许多出去买Material的PE现在富的流油（因为有提成），尤其以卖CMP研磨液的弟兄为最好，卖靶材和光阻的就差了不少。
PE也是需要在Fab里面常常待的，要tuning出好的程式也需要付出很大的代价。以Diff为例子，每个run都要以小时计算，无论是uniformity、Defect、Quality都需要被考量，而且最后还要得到PIE电性数据的Support。
Fab里面出什么问题，MFG无法界定的时候，第一个通知的就是值班PE。
每当一个新的制程在开发的时候，无论是PIE主导还是TD主导，PE都累得像条狗一样，操劳过度，而且还要陪着笑脸向制造部的Leader借机台，一不小心就付出请客喝水的代价。只有少数资深的PE敢于把PIE或者TD骂一顿然后罚他们自己去借机台的。许多PRS数据都需要切片，PE就只好在FA Lab陪伴切片的小妹度过一个个不眠之夜——尤其以ETCH的弟兄最为痛苦，当年的liaoduan他们就切片切的昏天黑地。最后怒了，就拿了把西瓜刀去找PIE进行黑社会谈判，好不容易分了一部分活出去。
PE要值夜班，EE值班的时候，如果机台没问题就可以眯段时间，反正半夜也没有老板在。但是机台没有问题不代表Wafer没有问题，实际上Fab中Wafer出的问题千奇百怪，匪夷所思。所以PE的值班手机从来就不会闲下来，在Fab中最忙的值班电话通常是CMP、YE和PHOTO的值班手机。
什么叫做痛苦，当你作为一个PE在Fab里接到YE的报警电话的时候就会有一种生不如死的感觉。完了，今天的值班一定没好日子过了……
PE同样面对Fab中的不良环境，所以要注意身体，在有了小弟小妹之后就尽量少进Fab。
PIE主要的工作有很多，但总而言之是和产品密切相关的。SMIC上海厂有DRAM和Logic两种截然不同的产品，相应的PIE职责也有区别。
Memory PIE（基本都在一厂）通常是分段管理，一般是有人负责Isolation(FOX/STI)，有人负责Capacitance，有人负责Transistor，有人负责后段Interconnect。总体分工比较明确，少数资深的工程师会负责全段的制程。Memory的产品通常种类较少，总量较大，比较少有新的产品。SMIC的Memory有堆栈型和沟槽型两大类，都在一厂有量产。
Logic PIE（两个厂都有）才是真正意义上的Fab PIE，一般来讲Fab要赚钱，Logic的产品一定要起来。Logic PIE通常会分不同的Technology来管理产品，比如0.35um LG/MM/HS；0.18um LG/MM/HS/SR；0.13um LG/SR等等。Logic的产品种类非常多，但每颗的总量一般不会太大，如果能够有1000pcs/月的量，那已经是比较大的客户了。——如果遇到这样的新客户，大家可以去买他的股票，一定可以赚钱。
Logic PIE的主要工作通常有Maintain和NTO两大类，前者针对量产的大量产品的良率提高，缺陷分析等。后者主要是新产品的开发和量产。具体的工作么，拿NTO来讲，有Setup process flow, pirun, fab out report, defect reduction, yield analysis, customer meeting, ... ...等等。
相比较而言，进fab倒不是最主要的，分析数据和写报告的工作为主。
偷个懒，把原来写的一部分搬过来。
通常讲Fab的工作环境比较恶劣，那就是指Module和MFG。因为PIE可以比较少进Fab，所以PIE虽然也会比较忙，但是接触到辐射、化学药品的机会要少很多。
一般本科毕业生如果去MFG的话会做线上的Super，带领Leader和一群小妹干活。除非你从此不想和技术打交道，否则不要去MFG。只有想将来做管理的人或者还会有些兴趣，因为各个不同区域的MFG都是可以互换的，甚至不同产业的制造管理都是一样的。Fab的MFG Supper在封装、测试厂，在TFT/LCD厂，在所有的生产制造型企业都可以找到相关合适的位置。和人打交道，这是管理的核心，而在MFG，最重要的就是和人打交道。你会和EE吵架，和PE吵架，和PIE吵架，被Q的人闻讯，可以修理TD的弟兄，不过比较会惹不起PC（Production Control）。喜欢吵架的弟兄可能会乐此不疲，因为MFG和别人吵架基本不会吃亏。
在Fab里有三个“第一”：安全第一，客户第一，MFG第一。所以只要和安全以及客户没有关系，MFG就是最大的，基本可以横着走。PIE能够和MFG抗争的唯一优势，也就是他们可以拿客户来压MFG。MFG在奖金等方面说话的声音比较大，一般而言，奖金优先发放给MFG，因为他们最辛苦。MFG的Super需要倒班，做二休二，12小时12小时的轮，在休息的时候还会被拖过来学习、写报告什么的，所以平均下来一周工作的时间至少在50小时以上。上白班的还好，但是上晚班的生物钟会被弄的比较乱。MFG做常日的Super会好一些。
不建议硕士以及以上学历的弟兄去MFG。
Module的工程师主要分成两大类：制程（工艺）和设备。也就是所谓PE和EE。基本上无论哪个Module都会有这样的两类工程师。
设备工程师主要负责的是机台的状况，他们要保持机台始终处于比较良好的Status，从而提高机台的利用率。TSMC在最忙的时候曾经把机台的利用率提到到了110%以上，这样就需要缩短机台设计的PM时间，缩短机台的Monitor时间，减小Down机的几率。这样设备工程师的压力就很大。设备工程师的On Call通常就是来自于此。如果大家都是溷得比较资深的EE，那由于晚上都有设备值班，小问题都能够被处理掉，而大问题也没法处理，可以第二天白天来做。但如果是一群没有足够经验的EE，那么每个人都只能专精几种机台，结果就是遇到不熟悉的机台出问题，就只好Call人了。
EE在Fab中待的时间要比PE长，有很多routine的工作，比如PM。EE的问题相对简单，妈的，机台出问题了我就修呗，修不好我就Call Vendor呗。你制造部不爽那你自己来修。
EE有很多机会接触有毒的气体、辐射和化学药品，也容易遭受侵害。Fab里很多耸人听闻传说中的主人公都是EE。记住一条Fab的铁律，任何不明身份的液体都可以默认为是HF溶液，千万不要去胡乱摸。此外特别的区域会有特别的注意事项，各自要注意。
EE主要和PE以及厂务（FAC）的弟兄打交道。不太会直接面对PIE这种Module比较讨厌的人物，也和TD的弟兄没有什么大的过节。由于是机台的使用者，Vendor会常常来和EE搞好关系，如果公司许可，可以有很多的饭局。酒量要锻炼。
EE的工作很累，但并不很复杂，如果加入了一个不错的集体，也可以过的很快活。
硕士以及以上学历的弟兄一般不会有机会加入EE的行列，工科的本科/大专毕业生可以绰绰有余的胜任EE的工作。EE做久了如果没有什么兴趣可以想办法转去做PE，如果想赚钱，做Vendor也不错。
EE被HF侵害的风险很大,特别是扩散区的EE,做PM或者trouble shooting的时候有很多的机会接触到HF,我就亲身经历过三起HF溅到眼睛的例子.
如果是负责clean机台的EE,那么可能经常跟HCL,H2O2,MH4OH,HF接触非常多,其中HF是最可怕的,无色无畏看起来跟水差不多,但是却是"化骨水",会渗透皮肤腐蚀骨头,有时候你皮肤接触了刚开始一点感觉都没有,甚至眼睛接触了它开始一两天都不会有什么异样感觉,但是过几天眼睛会视力模煳.
APCVD如果机器比较旧,做PM时候或者拆管路会有毒气alarm的危险,一般比较常见的毒气是SIH4,NH3,b不过好在SIH4会自燃,如果是TF区的ASH3,PH3,n那就比较危险了,一瓶这种气体估计能毒死几十平方公里的人和动物.
如果机台down了,那么连续加班十几个小时甚至几天几夜也是常有的事情.
所以说EE是FAB里面最累最苦的一点不为过.
制程工程师，也就是工艺工程师，也就是PE。他们主要负责Fab中各类工艺参数和程式的设定。一个稳定的Fab必然需要大量资深的PE在。PE的工作状况和EE不同，他们将面对多个部门的压力，MFG和PIE是“压迫”PE最多的两伙人。而Q的弟兄也会让PE非常痛苦，时常窜出来搞乱的TD工程师常常会把PE搞得抓狂。然后在PE和EE之间存在大量的灰色地带，这个事情究竟谁做？双方吵架的机会也是大把大把。
PE和Vendor打交道的机会也比较多，无论是机台的Vendor还是Material的Vendor。熟悉之后，跳槽出去做Vendor的PE也不少。通常而言，EE去做Vendor还是修机器，而PE常常会摇身一变成了Sales。许多出去买Material的PE现在富的流油（因为有提成），尤其以卖CMP研磨液的弟兄为最好，卖靶材和光阻的就差了不少。
PE也是需要在Fab里面常常待的，要tuning出好的程式也需要付出很大的代价。以Diff为例子，每个run都要以小时计算，无论是uniformity、Defect、Quality都需要被考量，而且最后还要得到PIE电性数据的Support。
Fab里面出什么问题，MFG无法界定的时候，第一个通知的就是值班PE。
每当一个新的制程在开发的时候，无论是PIE主导还是TD主导，PE都累得像条狗一样，操劳过度，而且还要陪着笑脸向制造部的Leader借机台，一不小心就付出请客喝水的代价。只有少数资深的PE敢于把PIE或者TD骂一顿然后罚他们自己去借机台的。许多PRS数据都需要切片，PE就只好在FA Lab陪伴切片的小妹度过一个个不眠之夜——尤其以ETCH的弟兄最为痛苦，当年的liaoduan他们就切片切的昏天黑地。最后怒了，就拿了把西瓜刀去找PIE进行黑社会谈判，好不容易分了一部分活出去。
PE要值夜班，EE值班的时候，如果机台没问题就可以眯段时间，反正半夜也没有老板在。但是机台没有问题不代表Wafer没有问题，实际上Fab中Wafer出的问题千奇百怪，匪夷所思。所以PE的值班手机从来就不会闲下来，在Fab中最忙的值班电话通常是CMP、YE和PHOTO的值班手机。
什么叫做痛苦，当你作为一个PE在Fab里接到YE的报警电话的时候就会有一种生不如死的感觉。完了，今天的值班一定没好日子过了……
PE同样面对Fab中的不良环境，所以要注意身体，在有了小弟小妹之后就尽量少进Fab。
代工厂是埋没人才的地方,建议大家去网上看看那一封写给台积电工程师的信后在做决定进不进这个行业吧.我在做了一年半后的PHOTO EE后终于下定决心离开这个行业.如果当初毕业时知道在晶圆厂做设备的工作内容后我是决不会进这个行业的.想起以前拿着ACTONE清洗PARTS.IPA擦机台.熬夜值班.那些日子我能熬过来真不容易.终于我凑足了跑路钱来到上海换了个行业.虽然工资不算高但感觉比以前好多了.自己设计电路,自己写程序调试.没有什么MFG的人员来骚扰.清净多了.另外我个人认为这个行业台湾人已经做得很强了.在台湾的代工厂无论你做到多好大陆的待遇跟台湾人比都是微乎其微的
而且你还得忍受他们骨子里的天生优越感,因为他们自以为台湾是个了不起的国家.这也是我离职的原因之一.另外这个行业的黄金时期已经在慢慢过去.靠股票发财的日子已不会再重现了吧.
话说回来每个人的兴趣不同每份工作给人的感受就大不一样,只有你亲自去体会了你就知道了,所以各位朋友想想自己的兴趣在哪里在选择行业吧.我说这么多当然不上你去代工厂亲自体会,虽然在我的眼里我并不怎么喜欢这个行业,但是它也足够让你衣食无忧了.
我是从事半导体测试行业的。呵呵。我也去过FAB参观（上海的ASMC),感觉FAB里的工作环境实在是有点不爽。整个人被包得密不透风。很难受。
楼主很幸福，你是SMIC的头一批，现在应该都溷得不错，money不少。后面的兄弟可没有你这麽有福了。
如果你想一直在FAB工作，可以考虑去FAB里面做一些技术上的工作，否则不要轻易去FAB。FAB里面的工序分得太细了，每个人只能从事很小的一部分，在wafer的生产过程中离子注入，化学研磨，蚀刻什麽的。这些都对人的身体不好。
从目前的发展趋势看,在FAB内做EE和PE已经是没有什么技术含量的工作了,收入和待遇也基本快接近普通制造业了,但是对身体的危害却远比一般制造业严重
这一点我深有感触,光阻闻多了性功能会下降,ACTONE闻多了肺难受啊.真搞不懂怎么那么多人想去半导体啊.
基本上在Fab里干到Dept.就可以躺着数钱了。
一般的干到Dept.很难，除非机遇特别好，否则的话10年都不一定。
在diff和thinfilm呆长了会影响生育
据说DIFF呆长了,经常高温烘烤只生女儿,thinfilm经常离子植入只生儿子
好像都影响性功能
在FAB内工作长的EE和PE体检跟正常人相比都有几项超标的
更别提那些可怜的12个小时一直呆在FAB的小妹妹了
不要以为这个职业有多么的崇高和有多少技术含量
EE.PE和小妹妹们的心酸,无奈,血汗只有她们自己最清楚
如果不是为了生计,我相信她们宁愿不选择这个工作
楼上的说得有道理啊,黄光区的好象一般都只生女儿啊,以前我那几个黄光区的老大都只生女儿.我想那些STEP机台有辐射吧.想起以前困了曾在STEPPER机台后面睡过,现在想起来有点后怕啊.现在离开了FAB感觉好多了.听说日本和韩国的女子都不会进FAB厂工作的.还有下面这句话我赞同
"不要以为这个职业有多么的崇高和有多少技术含量",说句实话里面大部分的人都不懂集成电路的.反正跟着老大做些打杂的事.自己有多少IDEA可以实现?
回头再讲讲PIE。表面上看起来，PIE要比PE/EE都快活，他们在Fab里工作的绝对时间要远少于PE和EE。对于PE来讲，PIE简直就是最可恶的人之一，成天忽发奇想，给出奇奇怪怪的各项指令，然后还不停的来骚扰自己，要这样做，要那样做，简直像一大堆苍蝇。而且自己还不能像对待TD一样直截了当的say no。然后还要看我的SPC，帮着Q这些人来Review自己，简直讨厌透了。
所以，半夜货出了问题，不管大小，Call人！把PIE这群鸟人Call起来上个厕所。
Module的工程师只是负责一段的制程，而PIE需要对整个制程负责。很自然的，对于一个具体的制程来讲，PIE不可能比PE更为专业。但是PIE的位置决定了他必须要“以己之短，攻敌之长”，和PHOTO讨论Shot Dependance，和ETCH讨论Loading Effect，和CMP讨论Down Force，……结果导致所有的人都认为：妈的，PIE什么都不懂。有一些聪明的PIE就和PHOTO工程师讲DIFF，和DIFF工程师讲ETCH，和ETCH的讲CMP，……结果就是所有的人都对他肃然起敬。
其实，PIE和PE有强烈的依存关系，PIE面对的人更加多，也更加杂，一个好的PIE会保护和自己合作的PE，而一个差劲的PIE会在客户来发飚的时候把PE推出去当替死鬼。PIE需要PE为自己的实验准备程式，调试机台，提供意见……没有PE的Support，PIE什么也不是。当年SMIC一厂着名的Marvin、Jing和Cathy小姐开发0.15um Utrla Low Power SRAM的时候，就是由于IMP的失误，导致近一年的开发时间被浪费了。Marvin、Jing和Cathy每次提到这段血泪史无不扼腕叹息——当年付出的努力：无数次的夜班，电性分析，切片FA，Split Run，……通通付诸东流。
PIE唯一还算的上专业的，就是WAT电性，一个好的PIE需要对电性的结果非常敏感。
各位所有想要做，或者正要做PIE的朋友，请记住一条PIE的铁律：“永远不要乱改东西。”只要你记住了这一句话，你就没有白花时间看这段文字。
做Lot Owner是件痛苦的事情，因为这一批货色的成败死活都会和你挂钩，如果是很重要的货，那么晚上被Call几乎是一定的。有时候你还得半夜等货做实验。说起做实验，就会涉及到Run Card，这是让制造部帮助你不按照正常流程来做实验的东东。开的Run Card越多，制造部就会越恨你。当年的Jamin以2年半超过1000张Run Card成为MFG第一“公敌”。其实像PIE每个人的Run Card数目都不少，数百张都是很正常的。
PIE会直接面对客户。合理帮助你的客户，没准下一份轻松写意收入好的工作你可以在他们那里找到，而且还可以回来Review Fab。
做的无聊了，PIE可以转PDE/TD/CE等职位，也可以跳槽去做Foundry Manager，转行做Design德也有，去Vendor那里的机会比较少。
而且你还得忍受他们骨子里的天生优越感,因为他们自以为台湾是个了不起的国家.这也是我离职的原因之一.另外这个行业的黄金时期已经在慢慢过去.靠股票发财的日子已不会再重现了吧.
话说回来每个人的兴趣不同每份工作给人的感受就大不一样,只有你亲自去体会了你就知道了,所以各位朋友想想自己的兴趣在哪里在选择行业吧.我说这么多当然不上你去代工厂亲自体会,虽然在我的眼里我并不怎么喜欢这个行业,但是它也足够让你衣食无忧了.
我是从事半导体测试行业的。呵呵。我也去过FAB参观（上海的ASMC),感觉FAB里的工作环境实在是有点不爽。整个人被包得密不透风。很难受。
楼主很幸福，你是SMIC的头一批，现在应该都溷得不错，money不少。后面的兄弟可没有你这麽有福了。
如果你想一直在FAB工作，可以考虑去FAB里面做一些技术上的工作，否则不要轻易去FAB。FAB里面的工序分得太细了，每个人只能从事很小的一部分，在wafer的生产过程中离子注入，化学研磨，蚀刻什麽的。这些都对人的身体不好。
从目前的发展趋势看,在FAB内做EE和PE已经是没有什么技术含量的工作了,收入和待遇也基本快接近普通制造业了,但是对身体的危害却远比一般制造业严重
这一点我深有感触,光阻闻多了性功能会下降,ACTONE闻多了肺难受啊.真搞不懂怎么那么多人想去半导体啊.
基本上在Fab里干到Dept.就可以躺着数钱了。
一般的干到Dept.很难，除非机遇特别好，否则的话10年都不一定。
在diff和thinfilm呆长了会影响生育
据说DIFF呆长了,经常高温烘烤只生女儿,thinfilm经常离子植入只生儿子
好像都影响性功能
在FAB内工作长的EE和PE体检跟正常人相比都有几项超标的
更别提那些可怜的12个小时一直呆在FAB的小妹妹了
不要以为这个职业有多么的崇高和有多少技术含量
EE.PE和小妹妹们的心酸,无奈,血汗只有她们自己最清楚
如果不是为了生计,我相信她们宁愿不选择这个工作
楼上的说得有道理啊,黄光区的好象一般都只生女儿啊,以前我那几个黄光区的老大都只生女儿.我想那些STEP机台有辐射吧.想起以前困了曾在STEPPER机台后面睡过,现在想起来有点后怕啊.现在离开了FAB感觉好多了.听说日本和韩国的女子都不会进FAB厂工作的.还有下面这句话我赞同
"不要以为这个职业有多么的崇高和有多少技术含量",说句实话里面大部分的人都不懂集成电路的.反正跟着老大做些打杂的事.自己有多少IDEA可以实现?
回头再讲讲PIE。表面上看起来，PIE要比PE/EE都快活，他们在Fab里工作的绝对时间要远少于PE和EE。对于PE来讲，PIE简直就是最可恶的人之一，成天忽发奇想，给出奇奇怪怪的各项指令，然后还不停的来骚扰自己，要这样做，要那样做，简直像一大堆苍蝇。而且自己还不能像对待TD一样直截了当的say no。然后还要看我的SPC，帮着Q这些人来Review自己，简直讨厌透了。
所以，半夜货出了问题，不管大小，Call人！把PIE这群鸟人Call起来上个厕所。
Module的工程师只是负责一段的制程，而PIE需要对整个制程负责。很自然的，对于一个具体的制程来讲，PIE不可能比PE更为专业。但是PIE的位置决定了他必须要“以己之短，攻敌之长”，和PHOTO讨论Shot Dependance，和ETCH讨论Loading Effect，和CMP讨论Down Force，……结果导致所有的人都认为：妈的，PIE什么都不懂。有一些聪明的PIE就和PHOTO工程师讲DIFF，和DIFF工程师讲ETCH，和ETCH的讲CMP，……结果就是所有的人都对他肃然起敬。
其实，PIE和PE有强烈的依存关系，PIE面对的人更加多，也更加杂，一个好的PIE会保护和自己合作的PE，而一个差劲的PIE会在客户来发飚的时候把PE推出去当替死鬼。PIE需要PE为自己的实验准备程式，调试机台，提供意见……没有PE的Support，PIE什么也不是。当年SMIC一厂着名的Marvin、Jing和Cathy小姐开发0.15um Utrla Low Power SRAM的时候，就是由于IMP的失误，导致近一年的开发时间被浪费了。Marvin、Jing和Cathy每次提到这段血泪史无不扼腕叹息——当年付出的努力：无数次的夜班，电性分析，切片FA，Split Run，……通通付诸东流。
PIE唯一还算的上专业的，就是WAT电性，一个好的PIE需要对电性的结果非常敏感。
各位所有想要做，或者正要做PIE的朋友，请记住一条PIE的铁律：“永远不要乱改东西。”只要你记住了这一句话，你就没有白花时间看这段文字。
做Lot Owner是件痛苦的事情，因为这一批货色的成败死活都会和你挂钩，如果是很重要的货，那么晚上被Call几乎是一定的。有时候你还得半夜等货做实验。说起做实验，就会涉及到Run Card，这是让制造部帮助你不按照正常流程来做实验的东东。开的Run Card越多，制造部就会越恨你。当年的Jamin以2年半超过1000张Run Card成为MFG第一“公敌”。其实像PIE每个人的Run Card数目都不少，数百张都是很正常的。
PIE会直接面对客户。合理帮助你的客户，没准下一份轻松写意收入好的工作你可以在他们那里找到，而且还可以回来Review Fab。
做的无聊了，PIE可以转PDE/TD/CE等职位，也可以跳槽去做Foundry Manager，转行做Design德也有，去Vendor那里的机会比较少。
各位，最近收到的简历太多，反正我可以转的都转出去了，就不一一回复各位了。我并不认为SMIC是一家非常好的公司，但是或者可以作为一个迈向半导体业的跳板。那我也不能害弟兄们，所以我只推荐PIE和PE的职位，别的EE什么的就不便拿出来了，所以机会或者不是很多，也要请大家原谅。上次天津厂有招PIE，就推荐了几位弟兄过去面试。
还是那句话，你绝对不要因为SMIC而放弃别的好机会。
此外，一些简短的介绍还会继续下去，但是最近有点忙，更新会不规律。
关于PDE
这是产品工程处的职位。主要的工作是帮助Fab找到Yield Loss的主要方面，帮助Fab提高Yield。写Report是PDE最常做的事情。PDE需要有EFA和PFA的基本功底，要有对电性等各类数据高度的敏感。好的PDE需要在Integration先锻炼过一段时间，熟悉Flow和Fab的环境。
Memory的PDE相对好做，利用电性的方法，可以比较容易的定位到Fail Point，再做FA分析。难点在找到问题之后PIE的Yield Improve，但这个是以PIE为主去做的。
而Logic的PDE比较困难，如果遇到不讲理的PIE，压力就很大。Logic产品Yield上不去，原则上PIE只要一句：Product给点方向。就可以闪人了，痛苦的是PDE。好在绝大多数PIE会负责到底，但这又带来一个问题。就是PDE会被“架空”或者干脆成为了PIE切片的小弟。
做PDE一定要积极，同时要和PIE保持良好的关系，PDE和PIE只有紧密合作，才能把产品弄好。而且当PDE不得不面对Module工程师的时候，记得找个PIE帮你，在Fab里，他说话比PDE管用。
PDE要面对客户，记住最重要的一点：在没有和PIE确认之前，不要对客户乱说话。不然害惨PIE也害惨PDE自己。
如果将来不想做PDE了，可以转行做封装测试，转行做Design，或者Foundry manager，或者foundry内部的CE，PIE，TD等都可以。
一只秒表走天下的IE
工业企划处的IE可以算是Foundry中的一个异类，做好了可以直取管理的精髓，做不好，就被无数的PE/EE甚至MFG看不起。小时候一定都读过华罗庚老先生的《统筹管理》一文（初中课本有记载），IE做的工作就和这个有关系。
Fab是一个异常复杂的流水线，一片Wafer从下线到产出需要经过数百道流程和近百种机台。生产步骤之间的整合总体分成两大部分：Process方面和生产能力方面。前者由我们应明伟大的PIE负责，而后者就是IE的工作。
比若说，一个产品出来需要经过ABC三个过程，A过程中使用到的机台平均日生产能力为A1，以此类推。原则上讲A1=B1=C1才是最佳的组合。IE的工作之一就是要使Fab中各类机台的产能达到平衡，估算各类机台的需要程度，并提出组成方桉。
这绝对不是一个简单的活。首先，Fab不会只跑几种产品，它的产品一直在改变；其次，机台标称的生产能力不见得和真正的生产能力Match；第三，各类机台的Down机几率不一样，复机所需时间也不一样；最后，出于Fab出货的需要，有些时候需要采用一种特别的跑货方法，比如说月底拉货出线，比如说应客户要求的Super Hot Run等等，这些都会大大的干扰正常的流程。为了获得具体的第一手资料，许多IE就跑到Fab里，看着Wafer的进出，用秒表来掐算时间。这就是所谓的“一只秒表走天下”。
类似的还有MC，他们控制的主要是Fab使用的Material，由于Fab厂跑的货一直在变，一旦MC估测不好——后果很严重，MFG很生气。
还有PC，他们的主要工作是按照Fab的产能状况来排货。
这些岗位都属于工程师编制，他们的主要目的就是让Fab能够合理的近乎满负荷的工作。
PE:Process Engineer
PIE:Process Intergration Engineer
PDE: Process device engineer
EE:Equipment Engineer
QE:Qulity Engineer
CE = Customer Engineer
TD = Technology Development
还是那句话，你绝对不要因为SMIC而放弃别的好机会。
此外，一些简短的介绍还会继续下去，但是最近有点忙，更新会不规律。
关于PDE
这是产品工程处的职位。主要的工作是帮助Fab找到Yield Loss的主要方面，帮助Fab提高Yield。写Report是PDE最常做的事情。PDE需要有EFA和PFA的基本功底，要有对电性等各类数据高度的敏感。好的PDE需要在Integration先锻炼过一段时间，熟悉Flow和Fab的环境。
Memory的PDE相对好做，利用电性的方法，可以比较容易的定位到Fail Point，再做FA分析。难点在找到问题之后PIE的Yield Improve，但这个是以PIE为主去做的。
而Logic的PDE比较困难，如果遇到不讲理的PIE，压力就很大。Logic产品Yield上不去，原则上PIE只要一句：Product给点方向。就可以闪人了，痛苦的是PDE。好在绝大多数PIE会负责到底，但这又带来一个问题。就是PDE会被“架空”或者干脆成为了PIE切片的小弟。
做PDE一定要积极，同时要和PIE保持良好的关系，PDE和PIE只有紧密合作，才能把产品弄好。而且当PDE不得不面对Module工程师的时候，记得找个PIE帮你，在Fab里，他说话比PDE管用。
PDE要面对客户，记住最重要的一点：在没有和PIE确认之前，不要对客户乱说话。不然害惨PIE也害惨PDE自己。
如果将来不想做PDE了，可以转行做封装测试，转行做Design，或者Foundry manager，或者foundry内部的CE，PIE，TD等都可以。
一只秒表走天下的IE
工业企划处的IE可以算是Foundry中的一个异类，做好了可以直取管理的精髓，做不好，就被无数的PE/EE甚至MFG看不起。小时候一定都读过华罗庚老先生的《统筹管理》一文（初中课本有记载），IE做的工作就和这个有关系。
Fab是一个异常复杂的流水线，一片Wafer从下线到产出需要经过数百道流程和近百种机台。生产步骤之间的整合总体分成两大部分：Process方面和生产能力方面。前者由我们应明伟大的PIE负责，而后者就是IE的工作。
比若说，一个产品出来需要经过ABC三个过程，A过程中使用到的机台平均日生产能力为A1，以此类推。原则上讲A1=B1=C1才是最佳的组合。IE的工作之一就是要使Fab中各类机台的产能达到平衡，估算各类机台的需要程度，并提出组成方桉。
这绝对不是一个简单的活。首先，Fab不会只跑几种产品，它的产品一直在改变；其次，机台标称的生产能力不见得和真正的生产能力Match；第三，各类机台的Down机几率不一样，复机所需时间也不一样；最后，出于Fab出货的需要，有些时候需要采用一种特别的跑货方法，比如说月底拉货出线，比如说应客户要求的Super Hot Run等等，这些都会大大的干扰正常的流程。为了获得具体的第一手资料，许多IE就跑到Fab里，看着Wafer的进出，用秒表来掐算时间。这就是所谓的“一只秒表走天下”。
类似的还有MC，他们控制的主要是Fab使用的Material，由于Fab厂跑的货一直在变，一旦MC估测不好——后果很严重，MFG很生气。
还有PC，他们的主要工作是按照Fab的产能状况来排货。
这些岗位都属于工程师编制，他们的主要目的就是让Fab能够合理的近乎满负荷的工作。
PE:Process Engineer
PIE:Process Intergration Engineer
PDE: Process device engineer
EE:Equipment Engineer
QE:Qulity Engineer
CE = Customer Engineer
TD = Technology Development
TD = Technology Develop
为Fab的技术开发部门，通常公司中的R&D低位和Fab中的TD类似。之所以叫“技术发展部”而不叫“研究和开发部”的原因大概是因为Fab搞得Silicom Process如果是研究的话，没有哪家公司愿意做，一般都是在大学和研究所里面。——一家之言。
在ASMC，他的TD实际上就是SMIC的Integration，事实上，SMIC的Integration也可以Cover到一部分TD的工作。
……
今天没有空，明天再写。
这个晶圆代工厂就是这样,
EE最苦最累,机台down了,半夜就要起来加班
面对的困难和烦恼最多,接触危险的机器和化学品也最多
身体收到的损害最大,但是相对来说,付出和回报最不成正比
当你再FAB内修机器十几个小时甚至几天几夜的时候
当你在FAB内只有氧气和氮气没有水分的环境下口干舌燥的时候
当你当你被高温烘烤,化学品腐蚀的时候
当你面对机台一些很琐碎但是很花费时间和精力的事情的时候
当你在机台down机绝望痛苦而没有人能够帮助你的时候
当你辛苦修好机台功劳却被其他人抢去的时候
当别人和老大对你呼喝指斥的时候
当你半夜冒着风雪去修理机台第二天还要拖着疲惫身体上班的时候
当你发现天天这么辛苦的修机器其实能力和技术没有什么长进,甚至根本就不懂电路的时候
当你发现自己再努力不如公司掏钱买一个parts换上去的时候
当你发现这个工作刚毕业的学生培训几个月就能上的时候
当你的个人兴趣和理想被淹没在无尽的加班和报告中的时候
在挂着高科技新兴产业的幌子的半导体晶圆代工厂,有太多的血泪和心酸
为Fab的技术开发部门，通常公司中的R&D低位和Fab中的TD类似。之所以叫“技术发展部”而不叫“研究和开发部”的原因大概是因为Fab搞得Silicom Process如果是研究的话，没有哪家公司愿意做，一般都是在大学和研究所里面。——一家之言。
在ASMC，他的TD实际上就是SMIC的Integration，事实上，SMIC的Integration也可以Cover到一部分TD的工作。
……
今天没有空，明天再写。
这个晶圆代工厂就是这样,
EE最苦最累,机台down了,半夜就要起来加班
面对的困难和烦恼最多,接触危险的机器和化学品也最多
身体收到的损害最大,但是相对来说,付出和回报最不成正比
当你再FAB内修机器十几个小时甚至几天几夜的时候
当你在FAB内只有氧气和氮气没有水分的环境下口干舌燥的时候
当你当你被高温烘烤,化学品腐蚀的时候
当你面对机台一些很琐碎但是很花费时间和精力的事情的时候
当你在机台down机绝望痛苦而没有人能够帮助你的时候
当你辛苦修好机台功劳却被其他人抢去的时候
当别人和老大对你呼喝指斥的时候
当你半夜冒着风雪去修理机台第二天还要拖着疲惫身体上班的时候
当你发现天天这么辛苦的修机器其实能力和技术没有什么长进,甚至根本就不懂电路的时候
当你发现自己再努力不如公司掏钱买一个parts换上去的时候
当你发现这个工作刚毕业的学生培训几个月就能上的时候
当你的个人兴趣和理想被淹没在无尽的加班和报告中的时候
在挂着高科技新兴产业的幌子的半导体晶圆代工厂,有太多的血泪和心酸
请问一下QE的主要工作是什麽呢？压力跟PE、PIE和EE相比要大些吗？SMIC已经通知我去面试了，想了解一下QE的具体工作？谢谢！！
QE主要是在Fab里找茬的。由于Fab是一条非常复杂的流水线，除了PIE之外，必须有一个独立的部门对品质负责。这个部门就是Q。Q的主要工作就是杜绝Fab中一切不符合rule和OI的事件，如果还没有法则，那Q就需要和PIE/PE来制定出合理的法则。
由于经常会给PE/PIE制造困扰，所以QE常常会让人感觉很讨厌，但是他们又惹不起QE。所以，PIE/PE对待QE都是以忽悠为主，此牙咧嘴为辅。
一个好的QE并不好做，在熟练掌握QE本身的技能之外，还需要对process有一定的了解——至少不能被很容易的忽悠，而且还要掌握一定的灵活尺度，不能把别人都害死。
做好QE的一个要诀就是原则性和灵活性并重。建议QE工程师至少要有一到两个比较铁杆的PIE弟兄，这样别人要忽悠你就不太容易了。
给一个弟兄的回信：
===========================================================
关于你的问题我只能告诉你一些参考意见，对于人生的道路，只有自己才能够才可以去选择、决定。
1 core－logic兄，以你干这行这些年来的经验和你自己的人生阅历，你是如何看待
这一行业前景的？ （台积电工程师的那封信有点打击人～～）
这是一个工作，未必你能够把它干成事业。不过世界上大多数人不都是这样么？有些人需要富有挑战性的工作，有些人需要安稳的生活。你自己需要什么？许多牛人毕业就拿8K以上的月工资，但是现在毕业生的平均工资才多少？对于多数人来讲，先找个工作养家煳口最重要。半导体这个行业在大陆还要红几年，作为一个饭碗还是可以的。你现在就算以可以进华为、中兴其实收入也不会躲多少，市场行情在哪个地方。除非直接进到非常好的外企，比如LSI，但不是每个人都有这种机会的。
2 我现在该如何努力才能进入这一行业，既然你们都说中芯是一个很好的Training
Center，那么具体到我该如何进入中芯呢？（练好英语口语？补充半导体相关知识？）
要进到中芯，主要是要所属部门的老板点头，而且又有空余职位。其他的，基本的东西要具备，比如英语4级，毕业证，学位证等等。另外面试的时候要自信但不傲气就可以。如果有人在有空余职位的时候给你推荐，那就最好
看到一群研究生小朋友在这里争排名,争校名,觉得很幼稚,很不切实际.你们可曾想过,横在各位前面的,有更复杂,更可怕的问题?那就是-生涯规划以及就业.
问各位几个简单的问题吧,你将来想成为什么样的人?你想进入什么样的公司?
很多人会回答:我想当高级主管,进台积联电赚股票.因为我崇拜张忠谋,曹兴诚.
以下是我就业三年以来,对台湾电子信息产业的一些看法:
1.半导体产业的专业分工的确是个趋势,可惜的是,台湾所分到的工,却是需要庞大资金,高耗能,消耗人力的制造端.即俗称的晶圆代工.而非低成本,智能导向,高报酬的设计端.但因为台湾起步的早,已经造成了服务及资金上的障碍,后进者不易跨入.所以在近几年造就了高获利,获利高就吸引人才投入.也就造成了大众的误解,认为进入晶圆代工业就是高科技人,其实,差远了.接下来就生涯规划的数个方向来探讨:
A.工作乐趣
半导体,以研究的角度来看,是一种高科技.但晶圆代工,其摆脱不了“工厂“的本质.台积有一千个硕士,二百个博士.其中大概只有10是在做先进的制程研发,另外90都是在做工厂的事,重复,无聊,疲累,不太用到大脑.还得忍受无尘室的衣着与轮班的痛苦.不仅不高科技,而且毫无乐趣可言.在美国,晶圆厂中生产线的事只有专科生才会去做,在台湾却是一堆硕博士抢着做.在美国,新的晶圆厂只会盖在人烟稀少的沙漠或森林地区.
因为美国人把它看做是一种高污染的东西,在台湾却是盖在科学园区里,而且就在你家隔壁.以前台积的wafertech本来要盖在加州的santaclara,当地居民闻讯群起反对,州==跟老张说:不符合土地使用效益.
美国人对晶圆代工是不是高科技,从台积在美国发行的ADR也可以看出来-从来没超过U$30.资本只有台积五百分之一的Yahoo是U$270!由此可见智能和远景的价值,连老张自己都说:台积里有一千多个硕博士,但真正有创意的找不到十几个.这正反驳了曹董“晶圆代工是智慧密集产业“的说法.
B.升迁
现在进台积联电,未来想升迁,别闹了!你去联电跟人事的interview,她会问你一句话:若是当一辈子工程师的话,愿不愿意?这下你懂了吗?其原因就在a.档在你前面的人太多了,而且个个是硕博士b.最糟糕的是,你会发现你的主管没大你几岁,顶多十岁,晶圆厂的主管都是暨得利益者,不用进fab,不用轮班,只要开会看报告,每年领的股票是你的倍数,你说他会走吗?等到他退休?你差不多也该退休了吧!等扩厂?对不起,有几百个年资比你深的已经在卡位了!等南科?
据研究这个大饼是不太可能实现的,就算实现了,以台积6"12厂二十几条module,目前博士及五年年资以上的硕士人数,也不够分所有的主管位子.轮不到你的!去其它公司?哈!你会发现另外一大票人也有这种想法!到时候又被老鸟干掉了.靠表现?前面说过晶圆厂里创意的工作不多,顶多是靠劳力,比谁晚下班,比谁报告打字最漂亮...等等一些你们这群目前尚有远大志向的学生所不屑的工作.你会发现大家的表现都差不多,因为工作难度低嘛!靠谄媚?这一套蛮管用的,不过不是每个人都做的来!
我是台清交?对不起,不玩这一套,我是台的,以前我们部门里跟主管走的最近的是逢甲的.当然,公司也察觉了升迁问题的严重性,于是想出了一个聪明又简单的方法-给title嘛!中国人喜欢title,就给你嘛!反正又不花钱,台积有一种title叫“主任“,要进fab做工的.联电有一种叫“高级工程师“下次你碰到一个“高级工程师“不要惊讶,他可能只做满两年!
QE主要是在Fab里找茬的。由于Fab是一条非常复杂的流水线，除了PIE之外，必须有一个独立的部门对品质负责。这个部门就是Q。Q的主要工作就是杜绝Fab中一切不符合rule和OI的事件，如果还没有法则，那Q就需要和PIE/PE来制定出合理的法则。
由于经常会给PE/PIE制造困扰，所以QE常常会让人感觉很讨厌，但是他们又惹不起QE。所以，PIE/PE对待QE都是以忽悠为主，此牙咧嘴为辅。
一个好的QE并不好做，在熟练掌握QE本身的技能之外，还需要对process有一定的了解——至少不能被很容易的忽悠，而且还要掌握一定的灵活尺度，不能把别人都害死。
做好QE的一个要诀就是原则性和灵活性并重。建议QE工程师至少要有一到两个比较铁杆的PIE弟兄，这样别人要忽悠你就不太容易了。
给一个弟兄的回信：
===========================================================
关于你的问题我只能告诉你一些参考意见，对于人生的道路，只有自己才能够才可以去选择、决定。
1 core－logic兄，以你干这行这些年来的经验和你自己的人生阅历，你是如何看待
这一行业前景的？ （台积电工程师的那封信有点打击人～～）
这是一个工作，未必你能够把它干成事业。不过世界上大多数人不都是这样么？有些人需要富有挑战性的工作，有些人需要安稳的生活。你自己需要什么？许多牛人毕业就拿8K以上的月工资，但是现在毕业生的平均工资才多少？对于多数人来讲，先找个工作养家煳口最重要。半导体这个行业在大陆还要红几年，作为一个饭碗还是可以的。你现在就算以可以进华为、中兴其实收入也不会躲多少，市场行情在哪个地方。除非直接进到非常好的外企，比如LSI，但不是每个人都有这种机会的。
2 我现在该如何努力才能进入这一行业，既然你们都说中芯是一个很好的Training
Center，那么具体到我该如何进入中芯呢？（练好英语口语？补充半导体相关知识？）
要进到中芯，主要是要所属部门的老板点头，而且又有空余职位。其他的，基本的东西要具备，比如英语4级，毕业证，学位证等等。另外面试的时候要自信但不傲气就可以。如果有人在有空余职位的时候给你推荐，那就最好
看到一群研究生小朋友在这里争排名,争校名,觉得很幼稚,很不切实际.你们可曾想过,横在各位前面的,有更复杂,更可怕的问题?那就是-生涯规划以及就业.
问各位几个简单的问题吧,你将来想成为什么样的人?你想进入什么样的公司?
很多人会回答:我想当高级主管,进台积联电赚股票.因为我崇拜张忠谋,曹兴诚.
以下是我就业三年以来,对台湾电子信息产业的一些看法:
1.半导体产业的专业分工的确是个趋势,可惜的是,台湾所分到的工,却是需要庞大资金,高耗能,消耗人力的制造端.即俗称的晶圆代工.而非低成本,智能导向,高报酬的设计端.但因为台湾起步的早,已经造成了服务及资金上的障碍,后进者不易跨入.所以在近几年造就了高获利,获利高就吸引人才投入.也就造成了大众的误解,认为进入晶圆代工业就是高科技人,其实,差远了.接下来就生涯规划的数个方向来探讨:
A.工作乐趣
半导体,以研究的角度来看,是一种高科技.但晶圆代工,其摆脱不了“工厂“的本质.台积有一千个硕士,二百个博士.其中大概只有10是在做先进的制程研发,另外90都是在做工厂的事,重复,无聊,疲累,不太用到大脑.还得忍受无尘室的衣着与轮班的痛苦.不仅不高科技,而且毫无乐趣可言.在美国,晶圆厂中生产线的事只有专科生才会去做,在台湾却是一堆硕博士抢着做.在美国,新的晶圆厂只会盖在人烟稀少的沙漠或森林地区.
因为美国人把它看做是一种高污染的东西,在台湾却是盖在科学园区里,而且就在你家隔壁.以前台积的wafertech本来要盖在加州的santaclara,当地居民闻讯群起反对,州==跟老张说:不符合土地使用效益.
美国人对晶圆代工是不是高科技,从台积在美国发行的ADR也可以看出来-从来没超过U$30.资本只有台积五百分之一的Yahoo是U$270!由此可见智能和远景的价值,连老张自己都说:台积里有一千多个硕博士,但真正有创意的找不到十几个.这正反驳了曹董“晶圆代工是智慧密集产业“的说法.
B.升迁
现在进台积联电,未来想升迁,别闹了!你去联电跟人事的interview,她会问你一句话:若是当一辈子工程师的话,愿不愿意?这下你懂了吗?其原因就在a.档在你前面的人太多了,而且个个是硕博士b.最糟糕的是,你会发现你的主管没大你几岁,顶多十岁,晶圆厂的主管都是暨得利益者,不用进fab,不用轮班,只要开会看报告,每年领的股票是你的倍数,你说他会走吗?等到他退休?你差不多也该退休了吧!等扩厂?对不起,有几百个年资比你深的已经在卡位了!等南科?
据研究这个大饼是不太可能实现的,就算实现了,以台积6"12厂二十几条module,目前博士及五年年资以上的硕士人数,也不够分所有的主管位子.轮不到你的!去其它公司?哈!你会发现另外一大票人也有这种想法!到时候又被老鸟干掉了.靠表现?前面说过晶圆厂里创意的工作不多,顶多是靠劳力,比谁晚下班,比谁报告打字最漂亮...等等一些你们这群目前尚有远大志向的学生所不屑的工作.你会发现大家的表现都差不多,因为工作难度低嘛!靠谄媚?这一套蛮管用的,不过不是每个人都做的来!
我是台清交?对不起,不玩这一套,我是台的,以前我们部门里跟主管走的最近的是逢甲的.当然,公司也察觉了升迁问题的严重性,于是想出了一个聪明又简单的方法-给title嘛!中国人喜欢title,就给你嘛!反正又不花钱,台积有一种title叫“主任“,要进fab做工的.联电有一种叫“高级工程师“下次你碰到一个“高级工程师“不要惊讶,他可能只做满两年!
C.赚钱
这是绝大部份硕博士们在晶圆厂生存的唯一目标了,纵使很干主管,但他们谟拜曹兴诚张忠谋,期望自己以后变成大富翁.
很多人以为进台积联电,就可以年年领股票,将来变成一个坐拥股山的大富翁,那就错了!你知道一家公司为什么要发股票吗?简单的说,是因为它有远景,需要扩张,于是把去年赚来的钱,变成扩张的资本,去买设备,盖厂房,那股东怎么交待呢?赚的钱不是该照持股比例均分吗?于是公司就把该发的现金,换成股票发给你.赚的钱里面,也有员工配股的比例,联电约8,台积是7.
但是,一家公司有可能会无限制的扩张下去吗?如果是,那为什么叫“有限公司“呢?中钢这家公司是个绝好的例子,你知道吗?它一年赚的钱不会少于台积电呢!都在一百七八十亿左右!!!EPS也恒常维持在2圆左右,如果你常看报纸,也会发现它是外资买卖的大标的之一,曝光率很高的,所以殆无疑问,它是一支积优股.今年初还被遴选为“世界最有效率的钢厂“,可是--为什么它的股价只有二十几圆?
那就是因为,它已经是一个成熟饱和的产业了,没有再扩张的余地了,如今的盈亏,只能随着全球景气的起浮,很难以自身以技术或资本驱动成长.所以它不发股票给你了,只发现金,董事长王锺渝说:比定存好一点.你想这样的股票会吸引你吗?于是推论到我们的台积联电,以后有没有可能走到这样的地步?
答桉是肯定的!只是不知道是什么时候而已!没错,由台积接到motorola的订单,可以察觉IDM下单至专业代工厂的驱势的确已经形成,但是你有没有注意到,它是下0.25um的.它几乎在同时,把更先进的0.18um技术移转给新加坡的Charter,为什么?它怕你台积以后掐住它的喉咙阿?半导体的制程与设计就像人的左右手,合作无间,密不可分,尤其是先进的制程,如果把它通通交给别人,就等于把一只手砍下来给别人帮你操作一样.AMD的K7产能严重不足是导致占有率偏低的主因,但它还是不敢下单给号称已有cpu制程技术的台湾代工厂,宁愿在自己的IDM慢慢熬,why?为什么硅统会莽莽撞撞的要自己盖晶圆厂?为什么凌阳当初想收购德碁的六吋厂?因为被台积掐喉咙掐怕了阿!TI的总裁前天来台湾被记者问到有没有意愿下DSP的单子给台湾,他连忙摇头说不可能,DSP是TI的命脉,制程研发当然是自己做,不过他说,有可能把10的“模拟“产品交给台湾,我们知道模拟的东西0.6um就绰绰有余了.
另外我们可以就全球各IDM的动向来观察台湾的晶圆代工业的成长:a.美国:IBM的bluelogic拉走了台积一堆客户就别提了,其它的IDM也很聪明,除了下单给你,它还会扶植一些你的敌人,以免以后被你掐喉咙,除了前面的motorola-Charter,还有Lucent-Charter,HP-Charter&Tower,TI-韩国的安南....不胜枚举,都是放资金进去的,以后当然是优先照顾啰b.韩国:自己产能都严重过剩,当然不可能下给你,还跟你抢代工的生意呢!甚至抢到台湾来了,去年韩国人把一片0.35um八吋代工砍到六百元的惨剧想必大家仍记忆犹新吧!c.欧洲:算是跟台湾晶圆代工比较亲密的一群,尤其是Philips,下了很多大单子给台积,可是你有没有注意到,STM,Siemens仍然不断的再盖厂d.日本:才刚开始,是台积联电渴望开发的处女地,可是你觉得日本人会比美国人笨吗?从富士通的动作就可以看出来:德碁一rampup起来,在台积的单子马上转过去了,哈,一个敌人扶植起来啦!
即便有这么多的阻力,我相信台湾晶圆代工的成长仍然是可以预期的,如果半导体的年需求量仍有Dataquest讲的,15/Y,而且我对台湾工程师精良的技术及服务深具信心,但是但是,成长如果有阻力,就不可能是无止境的.晶圆代工的成长什么时候会到一个平衡点?台积联电什么时候会变的跟中钢一样,“年赚数百亿,股价二十元“,变成上个世代的产业?讲的更白一些,如果你现在进台积联电,还能捞多久.
这个问题,最先看到的是张忠谋,他知道研发创新是产业成长的动力,那半导体这种东西可以创新到什么时候呢?他说:照目前shrink的速度,在翻几翻就差不多了.乐观的估计是10"15年.Berkeley的教授PaulMesser用统计学的种种方法丢进计算机去算,是7.56年.
如果5"10年前就进了台积联电,那么恭喜你,你是富翁了,而且你有希望成为主管,或你已经坐在主管位子上了,从此你的生活无虞,可以干到60岁退休不成问题,不过请你一定要注意,在股票高点的时候一定不要恋栈,速速卖掉,以免到了退休的时候,可能会抱着一堆20几圆的股票不知所措.
如果你在台积联电的年资是3"5年,那么大家来互砍拼主管吧,大家都知到在fab做工的人,升主管是唯一不必中年转业的救赎之道.
如果你现在才想进去,抱歉,没什么好康的了,顶多每年基本比例的股票而已,最糟糕的是,你会因为升不了主管,工程师又干不久,而被强迫中年转业,你的股票,要让你创业,养家活口兼退休金,恐怕有点困难.下节待续,将讨论生涯规划,为什么称晶圆代工是扼杀创意的元凶,及为什么智慧产业对台湾是如此的重要.
D.生涯规划
现在台积电内部的工程师间很流行一些话题,一是“十年计划“,因为老张说“台积未来的十年会更好“,所以大家铭记在心了.这个计划就是,如果照现今一年二三十张的股票以及百元以上的股价,如果都不卖,十年后大概就有二三千万.为什么干十年就要跑了呢?因为大家都明了,这种工作不是可以久干的,前面说过,体力导向,难度低,取代性高.适合年轻力壮时做.
至于十年后的股价是不是仍然能在百元以上,就是大家认知上的盲点了,前面已经做了详细的讨论.但不变的事实就是:十年后你的人生就是押在一堆股票上面,你没有专业了,不管你研究所是念信息,化工还是材料.四十岁了,在fab溷了十年跑出来,和其它领域脱节太久,不可能再回去了.那么做什么好呢?这是第二个流行的话题,叫做“第二春“,有人打算合伙开幼儿园,安亲班,有人打算专心当个股票族,以证券公司为家;有人想当泡沫红茶店的老板;比较积极一点的,想投资一些新的科技公司,可是对一个在fab这种僵化的地方待久的人来说,什么叫新科技,是很模煳茫然的.四十岁了,当然要有第二春,试想一个人若是打算活到八十岁的话,还有四十年要熬呢!
这是绝大部份硕博士们在晶圆厂生存的唯一目标了,纵使很干主管,但他们谟拜曹兴诚张忠谋,期望自己以后变成大富翁.
很多人以为进台积联电,就可以年年领股票,将来变成一个坐拥股山的大富翁,那就错了!你知道一家公司为什么要发股票吗?简单的说,是因为它有远景,需要扩张,于是把去年赚来的钱,变成扩张的资本,去买设备,盖厂房,那股东怎么交待呢?赚的钱不是该照持股比例均分吗?于是公司就把该发的现金,换成股票发给你.赚的钱里面,也有员工配股的比例,联电约8,台积是7.
但是,一家公司有可能会无限制的扩张下去吗?如果是,那为什么叫“有限公司“呢?中钢这家公司是个绝好的例子,你知道吗?它一年赚的钱不会少于台积电呢!都在一百七八十亿左右!!!EPS也恒常维持在2圆左右,如果你常看报纸,也会发现它是外资买卖的大标的之一,曝光率很高的,所以殆无疑问,它是一支积优股.今年初还被遴选为“世界最有效率的钢厂“,可是--为什么它的股价只有二十几圆?
那就是因为,它已经是一个成熟饱和的产业了,没有再扩张的余地了,如今的盈亏,只能随着全球景气的起浮,很难以自身以技术或资本驱动成长.所以它不发股票给你了,只发现金,董事长王锺渝说:比定存好一点.你想这样的股票会吸引你吗?于是推论到我们的台积联电,以后有没有可能走到这样的地步?
答桉是肯定的!只是不知道是什么时候而已!没错,由台积接到motorola的订单,可以察觉IDM下单至专业代工厂的驱势的确已经形成,但是你有没有注意到,它是下0.25um的.它几乎在同时,把更先进的0.18um技术移转给新加坡的Charter,为什么?它怕你台积以后掐住它的喉咙阿?半导体的制程与设计就像人的左右手,合作无间,密不可分,尤其是先进的制程,如果把它通通交给别人,就等于把一只手砍下来给别人帮你操作一样.AMD的K7产能严重不足是导致占有率偏低的主因,但它还是不敢下单给号称已有cpu制程技术的台湾代工厂,宁愿在自己的IDM慢慢熬,why?为什么硅统会莽莽撞撞的要自己盖晶圆厂?为什么凌阳当初想收购德碁的六吋厂?因为被台积掐喉咙掐怕了阿!TI的总裁前天来台湾被记者问到有没有意愿下DSP的单子给台湾,他连忙摇头说不可能,DSP是TI的命脉,制程研发当然是自己做,不过他说,有可能把10的“模拟“产品交给台湾,我们知道模拟的东西0.6um就绰绰有余了.
另外我们可以就全球各IDM的动向来观察台湾的晶圆代工业的成长:a.美国:IBM的bluelogic拉走了台积一堆客户就别提了,其它的IDM也很聪明,除了下单给你,它还会扶植一些你的敌人,以免以后被你掐喉咙,除了前面的motorola-Charter,还有Lucent-Charter,HP-Charter&Tower,TI-韩国的安南....不胜枚举,都是放资金进去的,以后当然是优先照顾啰b.韩国:自己产能都严重过剩,当然不可能下给你,还跟你抢代工的生意呢!甚至抢到台湾来了,去年韩国人把一片0.35um八吋代工砍到六百元的惨剧想必大家仍记忆犹新吧!c.欧洲:算是跟台湾晶圆代工比较亲密的一群,尤其是Philips,下了很多大单子给台积,可是你有没有注意到,STM,Siemens仍然不断的再盖厂d.日本:才刚开始,是台积联电渴望开发的处女地,可是你觉得日本人会比美国人笨吗?从富士通的动作就可以看出来:德碁一rampup起来,在台积的单子马上转过去了,哈,一个敌人扶植起来啦!
即便有这么多的阻力,我相信台湾晶圆代工的成长仍然是可以预期的,如果半导体的年需求量仍有Dataquest讲的,15/Y,而且我对台湾工程师精良的技术及服务深具信心,但是但是,成长如果有阻力,就不可能是无止境的.晶圆代工的成长什么时候会到一个平衡点?台积联电什么时候会变的跟中钢一样,“年赚数百亿,股价二十元“,变成上个世代的产业?讲的更白一些,如果你现在进台积联电,还能捞多久.
这个问题,最先看到的是张忠谋,他知道研发创新是产业成长的动力,那半导体这种东西可以创新到什么时候呢?他说:照目前shrink的速度,在翻几翻就差不多了.乐观的估计是10"15年.Berkeley的教授PaulMesser用统计学的种种方法丢进计算机去算,是7.56年.
如果5"10年前就进了台积联电,那么恭喜你,你是富翁了,而且你有希望成为主管,或你已经坐在主管位子上了,从此你的生活无虞,可以干到60岁退休不成问题,不过请你一定要注意,在股票高点的时候一定不要恋栈,速速卖掉,以免到了退休的时候,可能会抱着一堆20几圆的股票不知所措.
如果你在台积联电的年资是3"5年,那么大家来互砍拼主管吧,大家都知到在fab做工的人,升主管是唯一不必中年转业的救赎之道.
如果你现在才想进去,抱歉,没什么好康的了,顶多每年基本比例的股票而已,最糟糕的是,你会因为升不了主管,工程师又干不久,而被强迫中年转业,你的股票,要让你创业,养家活口兼退休金,恐怕有点困难.下节待续,将讨论生涯规划,为什么称晶圆代工是扼杀创意的元凶,及为什么智慧产业对台湾是如此的重要.
D.生涯规划
现在台积电内部的工程师间很流行一些话题,一是“十年计划“,因为老张说“台积未来的十年会更好“,所以大家铭记在心了.这个计划就是,如果照现今一年二三十张的股票以及百元以上的股价,如果都不卖,十年后大概就有二三千万.为什么干十年就要跑了呢?因为大家都明了,这种工作不是可以久干的,前面说过,体力导向,难度低,取代性高.适合年轻力壮时做.
至于十年后的股价是不是仍然能在百元以上,就是大家认知上的盲点了,前面已经做了详细的讨论.但不变的事实就是:十年后你的人生就是押在一堆股票上面,你没有专业了,不管你研究所是念信息,化工还是材料.四十岁了,在fab溷了十年跑出来,和其它领域脱节太久,不可能再回去了.那么做什么好呢?这是第二个流行的话题,叫做“第二春“,有人打算合伙开幼儿园,安亲班,有人打算专心当个股票族,以证券公司为家;有人想当泡沫红茶店的老板;比较积极一点的,想投资一些新的科技公司,可是对一个在fab这种僵化的地方待久的人来说,什么叫新科技,是很模煳茫然的.四十岁了,当然要有第二春,试想一个人若是打算活到八十岁的话,还有四十年要熬呢!
CVD
晶圆制造厂非常昂贵的原因之一，是需要一个无尘室，为何需要无尘室
答：由于微小的粒子就能引起电子组件与电路的缺陷
何谓半导体?
答：半导体材料的电传特性介于良导体如金属(铜、铝，以及钨等)和绝缘和橡胶、塑料与干木头之间。最常用的半导体材料是硅及锗。半导体最重要的性质之一就是能够藉由一种叫做掺杂的步骤刻意加入某种杂质并应用电场来控制其之导电性。
常用的半导体材料为何
答：硅(Si)、锗(Ge)和砷化家(AsGa)
何谓VLSI
答：VLSI(Very Large Scale Integration)超大规模集成电路
在半导体工业中，作为绝缘层材料通常称什幺
答：介电质(Dielectric)
薄膜区机台主要的功能为何
答：沉积介电质层及金属层
何谓CVD(Chemical Vapor Dep.)
答：CVD是一种利用气态的化学源材料在晶圆表面产生化学沉积的制程
CVD分那几种?
答：PE-CVD(电浆增强型)及Thermal-CVD(热耦式)
为什幺要用铝铜(AlCu)合金作导线?
答：良好的导体仅次于铜
介电材料的作用为何?
答：做为金属层之间的隔离
何谓PMD(Pre-Metal Dielectric)
答：称为金属沉积前的介电质层，其界于多晶硅与第一个金属层的介电质
何谓IMD(Inter-Metal Dielectric)
答：金属层间介电质层。
何谓USG?
答：未掺杂的硅玻璃(Undoped Silicate Glass)
何谓FSG?
答：掺杂氟的硅玻璃(Fluorinated Silicate Glass)
何谓BPSG?
答：掺杂硼磷的硅玻璃(Borophosphosilicate glass)
何谓TEOS?
答：Tetraethoxysilane用途为沉积二氧化硅
TEOS在常温时是以何种形态存在?
答：液体
二氧化硅其K值为3.9表示何义
答：表示二氧化硅的介电质常数为真空的3.9倍
氟在CVD的工艺上，有何应用
答：作为清洁反应室(Chamber)用之化学气体
简述Endpoint detector之作用原理.
答：clean制程时,利用生成物或反应物浓度的变化,因其特定波长光线被 detector 侦测到强度变强或变弱,当超过某一设定强度时,即定义制程结束而该点为endpoint.
机台使用的管件材料主要有那些?
答：有不锈钢制(Stainless Steal),黄铜制(Brass),塑胶制(PVC),特氟隆制(Teflon)四种.
机器维修时要放置停机维修告示牌目的为何?
答：告知所有的人勿操作机台，避免危险
机台维修至少两人配合，有何目的?
答：帮忙拆卸重物，并随时警戒可能的意外发生
更换过任何气体管路上的零件之后，一定要做何动作?
答：用氦气测漏机来做测漏
维修尚未降至室温之反应室(Chamber)，应配带何种手套
答：石棉材质之防热手套并宜在80摄式度下始可动作
何为真空(Vacuum)?半导体业常用真空单位是什幺?
答：半导体业通常用Torr作为真空的压力单位,一大气压相当760Torr,低于760Torr压力的环境称为真空.
真空Pump的作用？
答：降低反应室(Chamber)内的气体密度和压力
何谓内部连锁(Interlock)
答：机台上interlock有些属于保护操作人员的安全,有些属于水电气等规格讯号,用以保护机台.
机台设定许多interlock有何作用?
答：机台上interlock主要避免人员操作错误及防止不相关人员动作.
Wafer Scrubber的功能为何?
答：移除芯片表面的污染粒子
ETCH
何谓蚀刻(Etch)?
答：将形成在晶圆表面上的薄膜全部，或特定处所去除至必要厚度的制程。
蚀刻种类:
答：(1) 干蚀刻(2) 湿蚀刻
蚀刻对象依薄膜种类可分为:
答：poly,oxide, metal
半导体中一般金属导线材质为何?
答：鵭线(W)/铝线(Al)/铜线(Cu)
何谓 dielectric 蚀刻(介电质蚀刻)?
答：Oxide etch and nitride etch
半导体中一般介电质材质为何?
答：氧化硅/氮化硅
何谓湿式蚀刻
答：利用液相的酸液或溶剂;将不要的薄膜去除
何谓电浆 Plasma?
答：电浆是物质的第四状态.带有正,负电荷及中性粒子之总和;其中包含电子,正离子,负离子,中性分子,活性基及发散光子等,产生电浆的方法可使用高温或高电压.
何谓干式蚀刻?
答：利用plasma将不要的薄膜去除
何谓Under-etching(蚀刻不足)?
答：系指被蚀刻材料，在被蚀刻途中停止造成应被去除的薄膜仍有残留
何谓Over-etching(过蚀刻 )
答：蚀刻过多造成底层被破坏
何谓Etch rate(蚀刻速率)
答：单位时间内可去除的蚀刻材料厚度或深度
何谓Seasoning(陈化处理)
答：是在蚀刻室的清净或更换零件后，为要稳定制程条件，使用彷真（dummy） 晶圆进行数次的蚀刻循环。
Asher的主要用途:
答：光阻去除
Wet bench dryer 功用为何?
答：将晶圆表面的水份去除
列举目前Wet bench dry方法:
答：(1) Spin Dryer (2) Marangoni dry (3) IPA Vapor Dry
何谓 Spin Dryer
答：利用离心力将晶圆表面的水份去除
何谓 Maragoni Dryer
答：利用表面张力将晶圆表面的水份去除
何谓 IPA Vapor Dryer
答：利用IPA(异丙醇)和水共溶原理将晶圆表面的水份去除
测Particle时,使用何种测量仪器?
答：Tencor Surfscan
测蚀刻速率时,使用何者量测仪器?
答：膜厚计,测量膜厚差值
何谓 AEI
答：After Etching Inspection 蚀刻后的检查
AEI目检Wafer须检查哪些项目:
答：(1) 正面颜色是否异常及刮伤 (2) 有无缺角及Particle (3)刻号是否正确
金属蚀刻机台转非金属蚀刻机台时应如何处理?
答：清机防止金属污染问题
金属蚀刻机台asher的功用为何?
答：去光阻及防止腐蚀
金属蚀刻后为何不可使用一般硫酸槽进行清洗?
答：因为金属线会溶于硫酸中
"Hot Plate"机台是什幺用途?
答：烘烤
Hot Plate 烘烤温度为何?
答：90~120 度C
何种气体为Poly ETCH主要使用气体?
答：Cl2, HBr, HCl
用于Al 金属蚀刻的主要气体为
答：Cl2, BCl3
用于W金属蚀刻的主要气体为
答：SF6
何种气体为oxide vai/contact ETCH主要使用气体?
答：C4F8, C5F8, C4F6
硫酸槽的化学成份为:
答：H2SO4/H2O2
AMP槽的化学成份为:
答：NH4OH/H2O2/H2O
UV curing 是什幺用途?
答：利用UV光对光阻进行预处理以加强光阻的强度
"UV curing"用于何种层次?
答：金属层
何谓EMO?
答：机台紧急开关
EMO作用为何?
答：当机台有危险发生之顾虑或已不可控制,可紧急按下
湿式蚀刻门上贴有那些警示标示?
答：(1) 警告.内部有严重危险.严禁打开此门 (2) 机械手臂危险. 严禁打开此门 (3) 化学药剂危险. 严禁打开此门
遇化学溶液泄漏时应如何处置?
答：严禁以手去测试漏出之液体. 应以酸碱试纸测试. 并寻找泄漏管路.
遇 IPA 槽着火时应如何处置??
答：立即关闭IPA 输送管路并以机台之灭火器灭火及通知紧急应变小组
BOE槽之主成份为何?
答：HF(氢氟酸)与NH4F(氟化铵).
BOE为那三个英文字缩写 ?
答：Buffered Oxide Etcher 。
有毒气体之阀柜(VMB)功用为何?
答：当有毒气体外泄时可利用抽气装置抽走,并防止有毒气体漏出
电浆的频率一般13.56 MHz,为何不用其它频率?
答：为避免影响通讯品质,目前只开放特定频率,作为产生电浆之用,如380~420KHz ,13.56MHz,2.54GHz等
何谓ESC(electrical static chuck)
答：利用静电吸附的原理, 将 Wafer 固定在极板 (Substrate) 上
Asher主要气体为
答：O2
Asher机台进行蚀刻最关键之参数为何?
答：温度
简述TURBO PUMP 原理
答：利用涡轮原理,可将压力抽至10-6TORR
热交换器(HEAT EXCHANGER)之功用为何？
答：将热能经由介媒传输,以达到温度控制之目地
简述BACKSIDE HELIUM COOLING之原理？
答：藉由氦气之良好之热传导特性,能将芯片上之温度均匀化
ORIENTER 之用途为何？
答：搜寻notch边,使芯片进反应腔的位置都固定,可追踪问题
简述EPD之功用
答：侦测蚀刻终点;End point detector利用波长侦测蚀刻终点
何谓MFC？
答：mass flow controler气体流量控制器;用于控制 反应气体的流量
GDP 为何?
答：气体分配盘(gas distribution plate)
GDP 有何作用？
答：均匀地将气体分布于芯片上方
何谓 isotropic etch?
答：等向性蚀刻;侧壁侧向蚀刻的机率均等
何谓 anisotropic etch?
答：非等向性蚀刻;侧壁侧向蚀刻的机率少
何谓 etch 选择比?
答：不同材质之蚀刻率比值
何谓AEI CD?
答：蚀刻后特定图形尺寸之大小,特征尺寸(Critical Dimension)
何谓CD bias?
答：蚀刻CD减蚀刻前黄光CD
简述何谓田口式实验计划法?
答：利用溷合变因安排辅以统计归纳分析
何谓反射功率?
答：蚀刻过程中,所施予之功率并不会完全地被反应腔内接收端所接受,会有部份值反射掉,此反射之量,称为反射功率
Load Lock 之功能为何?
答：Wafers经由loadlock后再进出反应腔,确保反应腔维持在真空下不受粉尘及湿度的影响.
厂务供气系统中何谓 Bulk Gas ?
答：Bulk Gas 为大气中普遍存在之制程气体, 如 N2, O2, Ar 等.
厂务供气系统中何谓Inert Gas?
答：Inert Gas 为一些特殊无强烈毒性的气体, 如 NH3, CF4, CHF3, SF6 等.
厂务供气系统中何谓Toxic Gas ?
答：Toxic Gas 为具有强烈危害人体的毒性气体, 如 SiH4, Cl2, BCl3 等.
机台维修时,异常告示排及机台控制权应如何处理?
答：将告示牌切至异常且将机台控制权移至维修区以防有人误动作
冷却器的冷却液为何功用 ?
答：传导热
Etch之废气有经何种方式处理 ?
答：利用水循环将废气溶解之后排放至废酸槽
何谓RPM?
答：即Remote Power Module,系统总电源箱.
火灾异常处理程序
答：(1) 立即警告周围人员. (2) 尝试 3 秒钟灭火. (3) 按下EMO停止机台. (4) 关闭 VMB Valve 并通知厂务. (5) 撤离.
一氧化碳(CO)侦测器警报异常处理程序
答：(1) 警告周围人员. (2) 按 Pause 键,暂止 Run 货. (3) 立即关闭 VMB 阀,并通知厂务. (4) 进行测漏.
高压电击异常处理程序
答：(1) 确认安全无虑下,按 EMO键(2) 确认受伤原因(误触电源,漏水等)(3) 处理受伤人员
T/C (传送Transfer Chamber) 之功能为何 ?
答：提供一个真空环境, 以利机器手臂在反应腔与晶舟间传送 Wafer,节省时间.
机台PM时需佩带面具否
答：是,防毒面具
机台停滞时间过久run货前需做何动作
答：Seasoning(陈化处理)
何谓日常测机
答：机台日常检点项目, 以确认机台状况正常
何谓WAC (Waferless Auto Clean)
答：无wafer自动干蚀刻清机
何谓Dry Clean
答：干蚀刻清机
日常测机量测etch rate之目的何在?
答：因为要蚀刻到多少厚度的film,其中一个重要参数就是蚀刻率
操作酸碱溶液时,应如何做好安全措施?
答：(1) 穿戴防酸碱手套围裙安全眼镜或护目镜(2) 操作区备有清水与水管以备不时之需(3) 操作区备有吸酸棉及隔离带
如何让chamber达到设定的温度?
答：使用heater 和 chiller
Chiller之功能为何?
答：用以帮助稳定chamber温度
如何在chamber建立真空?
答：(1) 首先确立chamber parts组装完整(2) 以dry pump作第一阶段的真空建立(3) 当圧力到达100mTＤ寺再以turbo pump 抽真空至1mT以下
真空计的功能为何?
答：侦测chamber的压力,确保wafer在一定的压力下 process
Transfer module 之robot 功用为何?
答：将wafer 传进chamber与传出chamber之用
何谓MTBC? (mean time between clean)
答：上一次wet clean 到这次wet clean 所经过的时间
RF Generator 是否需要定期检验?
答：是需要定期校验;若未校正功率有可能会变化;如此将影响电浆的组成
为何需要对etch chamber温度做监控?
答：因为温度会影响制程条件;如etching rate/均匀度
为何需要注意dry pump exhaust presure (pump 出口端的气压)?
答：因为气压若太大会造成pump 负荷过大;造成pump 跳掉,影响chamber的压力,直接影响到run货品质
为何要做漏率测试? (Leak rate )
答： (1) 在PM后PUMP Down 1~2小时后;为确保chamber Run 货时,无大气进入chamble 影响chamber GAS 成份(2) 在日常测试时,为确保chamber 内来自大气的泄漏源,故需测漏
机台发生Alarm时应如何处理?
答：(1) 若为火警,立即圧下EMO(紧急按钮),并灭火且通知相关人员与主管(2) 若是一般异常,请先检查alarm 讯息再判定异常原因,进而解决问题,若未能处理应立即通知主要负责人
蚀刻机台废气排放分为那几类?
答：一般无毒性废气/有毒酸性废气排放
蚀刻机台使用的电源为多少伏特(v)?
答：208V 三相
干式蚀刻机台分为那几个部份?
答：(1) Load/Unload 端 (2) transfer module (3) Chamber process module (4) 真空系统 (5) GAS system (6) RF system
晶圆制造厂非常昂贵的原因之一，是需要一个无尘室，为何需要无尘室
答：由于微小的粒子就能引起电子组件与电路的缺陷
何谓半导体?
答：半导体材料的电传特性介于良导体如金属(铜、铝，以及钨等)和绝缘和橡胶、塑料与干木头之间。最常用的半导体材料是硅及锗。半导体最重要的性质之一就是能够藉由一种叫做掺杂的步骤刻意加入某种杂质并应用电场来控制其之导电性。
常用的半导体材料为何
答：硅(Si)、锗(Ge)和砷化家(AsGa)
何谓VLSI
答：VLSI(Very Large Scale Integration)超大规模集成电路
在半导体工业中，作为绝缘层材料通常称什幺
答：介电质(Dielectric)
薄膜区机台主要的功能为何
答：沉积介电质层及金属层
何谓CVD(Chemical Vapor Dep.)
答：CVD是一种利用气态的化学源材料在晶圆表面产生化学沉积的制程
CVD分那几种?
答：PE-CVD(电浆增强型)及Thermal-CVD(热耦式)
为什幺要用铝铜(AlCu)合金作导线?
答：良好的导体仅次于铜
介电材料的作用为何?
答：做为金属层之间的隔离
何谓PMD(Pre-Metal Dielectric)
答：称为金属沉积前的介电质层，其界于多晶硅与第一个金属层的介电质
何谓IMD(Inter-Metal Dielectric)
答：金属层间介电质层。
何谓USG?
答：未掺杂的硅玻璃(Undoped Silicate Glass)
何谓FSG?
答：掺杂氟的硅玻璃(Fluorinated Silicate Glass)
何谓BPSG?
答：掺杂硼磷的硅玻璃(Borophosphosilicate glass)
何谓TEOS?
答：Tetraethoxysilane用途为沉积二氧化硅
TEOS在常温时是以何种形态存在?
答：液体
二氧化硅其K值为3.9表示何义
答：表示二氧化硅的介电质常数为真空的3.9倍
氟在CVD的工艺上，有何应用
答：作为清洁反应室(Chamber)用之化学气体
简述Endpoint detector之作用原理.
答：clean制程时,利用生成物或反应物浓度的变化,因其特定波长光线被 detector 侦测到强度变强或变弱,当超过某一设定强度时,即定义制程结束而该点为endpoint.
机台使用的管件材料主要有那些?
答：有不锈钢制(Stainless Steal),黄铜制(Brass),塑胶制(PVC),特氟隆制(Teflon)四种.
机器维修时要放置停机维修告示牌目的为何?
答：告知所有的人勿操作机台，避免危险
机台维修至少两人配合，有何目的?
答：帮忙拆卸重物，并随时警戒可能的意外发生
更换过任何气体管路上的零件之后，一定要做何动作?
答：用氦气测漏机来做测漏
维修尚未降至室温之反应室(Chamber)，应配带何种手套
答：石棉材质之防热手套并宜在80摄式度下始可动作
何为真空(Vacuum)?半导体业常用真空单位是什幺?
答：半导体业通常用Torr作为真空的压力单位,一大气压相当760Torr,低于760Torr压力的环境称为真空.
真空Pump的作用？
答：降低反应室(Chamber)内的气体密度和压力
何谓内部连锁(Interlock)
答：机台上interlock有些属于保护操作人员的安全,有些属于水电气等规格讯号,用以保护机台.
机台设定许多interlock有何作用?
答：机台上interlock主要避免人员操作错误及防止不相关人员动作.
Wafer Scrubber的功能为何?
答：移除芯片表面的污染粒子
ETCH
何谓蚀刻(Etch)?
答：将形成在晶圆表面上的薄膜全部，或特定处所去除至必要厚度的制程。
蚀刻种类:
答：(1) 干蚀刻(2) 湿蚀刻
蚀刻对象依薄膜种类可分为:
答：poly,oxide, metal
半导体中一般金属导线材质为何?
答：鵭线(W)/铝线(Al)/铜线(Cu)
何谓 dielectric 蚀刻(介电质蚀刻)?
答：Oxide etch and nitride etch
半导体中一般介电质材质为何?
答：氧化硅/氮化硅
何谓湿式蚀刻
答：利用液相的酸液或溶剂;将不要的薄膜去除
何谓电浆 Plasma?
答：电浆是物质的第四状态.带有正,负电荷及中性粒子之总和;其中包含电子,正离子,负离子,中性分子,活性基及发散光子等,产生电浆的方法可使用高温或高电压.
何谓干式蚀刻?
答：利用plasma将不要的薄膜去除
何谓Under-etching(蚀刻不足)?
答：系指被蚀刻材料，在被蚀刻途中停止造成应被去除的薄膜仍有残留
何谓Over-etching(过蚀刻 )
答：蚀刻过多造成底层被破坏
何谓Etch rate(蚀刻速率)
答：单位时间内可去除的蚀刻材料厚度或深度
何谓Seasoning(陈化处理)
答：是在蚀刻室的清净或更换零件后，为要稳定制程条件，使用彷真（dummy） 晶圆进行数次的蚀刻循环。
Asher的主要用途:
答：光阻去除
Wet bench dryer 功用为何?
答：将晶圆表面的水份去除
列举目前Wet bench dry方法:
答：(1) Spin Dryer (2) Marangoni dry (3) IPA Vapor Dry
何谓 Spin Dryer
答：利用离心力将晶圆表面的水份去除
何谓 Maragoni Dryer
答：利用表面张力将晶圆表面的水份去除
何谓 IPA Vapor Dryer
答：利用IPA(异丙醇)和水共溶原理将晶圆表面的水份去除
测Particle时,使用何种测量仪器?
答：Tencor Surfscan
测蚀刻速率时,使用何者量测仪器?
答：膜厚计,测量膜厚差值
何谓 AEI
答：After Etching Inspection 蚀刻后的检查
AEI目检Wafer须检查哪些项目:
答：(1) 正面颜色是否异常及刮伤 (2) 有无缺角及Particle (3)刻号是否正确
金属蚀刻机台转非金属蚀刻机台时应如何处理?
答：清机防止金属污染问题
金属蚀刻机台asher的功用为何?
答：去光阻及防止腐蚀
金属蚀刻后为何不可使用一般硫酸槽进行清洗?
答：因为金属线会溶于硫酸中
"Hot Plate"机台是什幺用途?
答：烘烤
Hot Plate 烘烤温度为何?
答：90~120 度C
何种气体为Poly ETCH主要使用气体?
答：Cl2, HBr, HCl
用于Al 金属蚀刻的主要气体为
答：Cl2, BCl3
用于W金属蚀刻的主要气体为
答：SF6
何种气体为oxide vai/contact ETCH主要使用气体?
答：C4F8, C5F8, C4F6
硫酸槽的化学成份为:
答：H2SO4/H2O2
AMP槽的化学成份为:
答：NH4OH/H2O2/H2O
UV curing 是什幺用途?
答：利用UV光对光阻进行预处理以加强光阻的强度
"UV curing"用于何种层次?
答：金属层
何谓EMO?
答：机台紧急开关
EMO作用为何?
答：当机台有危险发生之顾虑或已不可控制,可紧急按下
湿式蚀刻门上贴有那些警示标示?
答：(1) 警告.内部有严重危险.严禁打开此门 (2) 机械手臂危险. 严禁打开此门 (3) 化学药剂危险. 严禁打开此门
遇化学溶液泄漏时应如何处置?
答：严禁以手去测试漏出之液体. 应以酸碱试纸测试. 并寻找泄漏管路.
遇 IPA 槽着火时应如何处置??
答：立即关闭IPA 输送管路并以机台之灭火器灭火及通知紧急应变小组
BOE槽之主成份为何?
答：HF(氢氟酸)与NH4F(氟化铵).
BOE为那三个英文字缩写 ?
答：Buffered Oxide Etcher 。
有毒气体之阀柜(VMB)功用为何?
答：当有毒气体外泄时可利用抽气装置抽走,并防止有毒气体漏出
电浆的频率一般13.56 MHz,为何不用其它频率?
答：为避免影响通讯品质,目前只开放特定频率,作为产生电浆之用,如380~420KHz ,13.56MHz,2.54GHz等
何谓ESC(electrical static chuck)
答：利用静电吸附的原理, 将 Wafer 固定在极板 (Substrate) 上
Asher主要气体为
答：O2
Asher机台进行蚀刻最关键之参数为何?
答：温度
简述TURBO PUMP 原理
答：利用涡轮原理,可将压力抽至10-6TORR
热交换器(HEAT EXCHANGER)之功用为何？
答：将热能经由介媒传输,以达到温度控制之目地
简述BACKSIDE HELIUM COOLING之原理？
答：藉由氦气之良好之热传导特性,能将芯片上之温度均匀化
ORIENTER 之用途为何？
答：搜寻notch边,使芯片进反应腔的位置都固定,可追踪问题
简述EPD之功用
答：侦测蚀刻终点;End point detector利用波长侦测蚀刻终点
何谓MFC？
答：mass flow controler气体流量控制器;用于控制 反应气体的流量
GDP 为何?
答：气体分配盘(gas distribution plate)
GDP 有何作用？
答：均匀地将气体分布于芯片上方
何谓 isotropic etch?
答：等向性蚀刻;侧壁侧向蚀刻的机率均等
何谓 anisotropic etch?
答：非等向性蚀刻;侧壁侧向蚀刻的机率少
何谓 etch 选择比?
答：不同材质之蚀刻率比值
何谓AEI CD?
答：蚀刻后特定图形尺寸之大小,特征尺寸(Critical Dimension)
何谓CD bias?
答：蚀刻CD减蚀刻前黄光CD
简述何谓田口式实验计划法?
答：利用溷合变因安排辅以统计归纳分析
何谓反射功率?
答：蚀刻过程中,所施予之功率并不会完全地被反应腔内接收端所接受,会有部份值反射掉,此反射之量,称为反射功率
Load Lock 之功能为何?
答：Wafers经由loadlock后再进出反应腔,确保反应腔维持在真空下不受粉尘及湿度的影响.
厂务供气系统中何谓 Bulk Gas ?
答：Bulk Gas 为大气中普遍存在之制程气体, 如 N2, O2, Ar 等.
厂务供气系统中何谓Inert Gas?
答：Inert Gas 为一些特殊无强烈毒性的气体, 如 NH3, CF4, CHF3, SF6 等.
厂务供气系统中何谓Toxic Gas ?
答：Toxic Gas 为具有强烈危害人体的毒性气体, 如 SiH4, Cl2, BCl3 等.
机台维修时,异常告示排及机台控制权应如何处理?
答：将告示牌切至异常且将机台控制权移至维修区以防有人误动作
冷却器的冷却液为何功用 ?
答：传导热
Etch之废气有经何种方式处理 ?
答：利用水循环将废气溶解之后排放至废酸槽
何谓RPM?
答：即Remote Power Module,系统总电源箱.
火灾异常处理程序
答：(1) 立即警告周围人员. (2) 尝试 3 秒钟灭火. (3) 按下EMO停止机台. (4) 关闭 VMB Valve 并通知厂务. (5) 撤离.
一氧化碳(CO)侦测器警报异常处理程序
答：(1) 警告周围人员. (2) 按 Pause 键,暂止 Run 货. (3) 立即关闭 VMB 阀,并通知厂务. (4) 进行测漏.
高压电击异常处理程序
答：(1) 确认安全无虑下,按 EMO键(2) 确认受伤原因(误触电源,漏水等)(3) 处理受伤人员
T/C (传送Transfer Chamber) 之功能为何 ?
答：提供一个真空环境, 以利机器手臂在反应腔与晶舟间传送 Wafer,节省时间.
机台PM时需佩带面具否
答：是,防毒面具
机台停滞时间过久run货前需做何动作
答：Seasoning(陈化处理)
何谓日常测机
答：机台日常检点项目, 以确认机台状况正常
何谓WAC (Waferless Auto Clean)
答：无wafer自动干蚀刻清机
何谓Dry Clean
答：干蚀刻清机
日常测机量测etch rate之目的何在?
答：因为要蚀刻到多少厚度的film,其中一个重要参数就是蚀刻率
操作酸碱溶液时,应如何做好安全措施?
答：(1) 穿戴防酸碱手套围裙安全眼镜或护目镜(2) 操作区备有清水与水管以备不时之需(3) 操作区备有吸酸棉及隔离带
如何让chamber达到设定的温度?
答：使用heater 和 chiller
Chiller之功能为何?
答：用以帮助稳定chamber温度
如何在chamber建立真空?
答：(1) 首先确立chamber parts组装完整(2) 以dry pump作第一阶段的真空建立(3) 当圧力到达100mTＤ寺再以turbo pump 抽真空至1mT以下
真空计的功能为何?
答：侦测chamber的压力,确保wafer在一定的压力下 process
Transfer module 之robot 功用为何?
答：将wafer 传进chamber与传出chamber之用
何谓MTBC? (mean time between clean)
答：上一次wet clean 到这次wet clean 所经过的时间
RF Generator 是否需要定期检验?
答：是需要定期校验;若未校正功率有可能会变化;如此将影响电浆的组成
为何需要对etch chamber温度做监控?
答：因为温度会影响制程条件;如etching rate/均匀度
为何需要注意dry pump exhaust presure (pump 出口端的气压)?
答：因为气压若太大会造成pump 负荷过大;造成pump 跳掉,影响chamber的压力,直接影响到run货品质
为何要做漏率测试? (Leak rate )
答： (1) 在PM后PUMP Down 1~2小时后;为确保chamber Run 货时,无大气进入chamble 影响chamber GAS 成份(2) 在日常测试时,为确保chamber 内来自大气的泄漏源,故需测漏
机台发生Alarm时应如何处理?
答：(1) 若为火警,立即圧下EMO(紧急按钮),并灭火且通知相关人员与主管(2) 若是一般异常,请先检查alarm 讯息再判定异常原因,进而解决问题,若未能处理应立即通知主要负责人
蚀刻机台废气排放分为那几类?
答：一般无毒性废气/有毒酸性废气排放
蚀刻机台使用的电源为多少伏特(v)?
答：208V 三相
干式蚀刻机台分为那几个部份?
答：(1) Load/Unload 端 (2) transfer module (3) Chamber process module (4) 真空系统 (5) GAS system (6) RF system
PHOTO
PHOTO 流程?
答：上光阻→曝光→显影→显影后检查→CD量测→Overlay量测
何为光阻？其功能为何？其分为哪两种？
答：Photoresist(光阻).是一种感光的物质，其作用是将Pattern从光罩(Reticle)上传递到Wafer上的一种介质。其分为正光阻和负光阻。
何为正光阻?
答：正光阻，是光阻的一种，这种光阻的特性是将其曝光之后，感光部分的性质会改变，并在之后的显影过程中被曝光的部分被去除。
何为负光阻?
答：负光阻也是光阻的一种类型，将其曝光之后，感光部分的性质被改变，但是这种光阻的特性与正光阻的特性刚好相反，其感光部分在将来的显影过程中会被留下，而没有被感光的部分则被显影过程去除。
什幺是曝光？什幺是显影？
答：曝光就是通过光照射光阻，使其感光；显影就是将曝光完成后的图形处理，以将图形清晰的显现出来的过程。
何谓 Photo?
答：Photo=Photolithgraphy,光刻，将图形从光罩上成象到光阻上的过程。
Photo主要流程为何?
答：Photo的流程分为前处理，上光阻，Soft Bake, 曝光，PEB，显影，Hard Bake等。
何谓PHOTO区之前处理?
答：在Wafer上涂布光阻之前，需要先对Wafer表面进行一系列的处理工作，以使光阻能在后面的涂布过程中能够被更可靠的涂布。前处理主要包括Bake，HDMS等过程。其中通过Bake将Wafer表面吸收的水分去除，然后进行HDMS工作，以使Wafer表面更容易与光阻结合。
何谓上光阻?
答：上光阻是为了在Wafer表面得到厚度均匀的光阻薄膜。光阻通过喷嘴（Nozzle）被喷涂在高速旋转的Wafer表面，并在离心力的作用下被均匀的涂布在Wafer的表面。
何谓Soft Bake?
答：上完光阻之后，要进行Soft Bake，其主要目的是通过Soft Bake将光阻中的溶剂蒸发，并控制光阻的敏感度和将来的线宽，同时也将光阻中的残余内应力释放。
何谓曝光?
答：曝光是将涂布在Wafer表面的光阻感光的过程，同时将光罩上的图形传递到Wafer上的过程。
何谓PEB(Post Exposure Bake)?
答：PEB是在曝光结束后对光阻进行控制精密的Bake的过程。其目的在于使被曝光的光阻进行充分的化学反应，以使被曝光的图形均匀化。
何谓显影?
答：显影类似于洗照片，是将曝光完成的Wafer进行成象的过程，通过这个过程，成象在光阻上的图形被显现出来。
何谓Hard Bake?
答：Hard Bake是通过烘烤使显影完成后残留在Wafer上的显影液蒸发，并且固化显影完成之后的光阻的图形的过程。
何为BARC?何为TARC?它们分别的作用是什幺？
答：BARC=Bottom Anti Reflective Coating, TARC=Top Anti Reflective Coating. BARC是被涂布在光阻下面的一层减少光的反射的物质，TARC则是被涂布在光阻上表面的一层减少光的反射的物质。他们的作用分别是减少曝光过程中光在光阻的上下表面的反射，以使曝光的大部分能量都被光阻吸收。
何谓 I-line？
答：曝光过程中用到的光，由Mercury Lamp(汞灯)产生，其波长为365nm，其波长较长，因此曝光完成后图形的分辨率较差，可应用在次重要的层次。
何谓 DUV？
答：曝光过程中用到的光，其波长为248nm，其波长较短，因此曝光完成后的图形分辨率较好，用于较为重要的制程中。
I-line与DUV主要不同处为何?
答：光源不同，波长不同，因此应用的场合也不同。I-Line主要用在较落后的制程（0.35微米以上）或者较先进制程（0.35微米以下）的Non-Critical layer。DUV则用在先进制程的Critical layer上。
何为Exposure Field?
答：曝光区域，一次曝光所能覆盖的区域
何谓 Stepper? 其功能为何?
答：一种曝光机，其曝光动作为Step by step形式,一次曝整个exposure field,一个一个曝过去
何谓 Scanner? 其功能为何?
答：一种曝光机，其曝光动作为Scanning and step形式, 在一个exposure field曝光时, 先Scan完整个field, Scan完后再移到下一个field.
何为象差？
答：代表透镜成象的能力,越小越好.
Scanner比Stepper优点为何？
答：Exposure Field大，象差较小
曝光最重要的两个参数是什幺？
答：Energy(曝光量), Focus(焦距)。如果能量和焦距调整的不好，就不能得到要求的分辨率和要求大小的图形，主要表现在图形的CD值超出要求的范围。因此要求在生产时要时刻维持最佳的能量和焦距，这两个参数对于不同的产品会有不同。
何为Reticle?
答：Reticle也称为Mask，翻译做光掩模板或者光罩，曝光过程中的原始图形的载体，通过曝光过程，这些图形的信息将被传递到芯片上。
何为Pellicle?
答：Pellicle是Reticle上为了防止灰尘(dust)或者微尘粒子(Particle)落在光罩的图形面上的一层保护膜。
何为OPC光罩？
答：OPC (Optical Proximity Correction)为了增加曝光图桉的真实性，做了一些修正的光罩，例如，0.18微米以下的Poly, Metal layer就是OPC光罩。
何为PSM光罩？
答：PSM (Phase Shift Mask)不同于Cr mask, 利用相位干涉原理成象，目前大都应用在contact layer以及较小CD的Critical layer（如AA，POLY，METAL1）以增加图形的分辨率。
何为CR Mask？
答：传统的铬膜光罩,只是利用光讯0与1干涉成像,主要应用在较不Critical 的layer
光罩编号各位代码都代表什幺？
答：例如003700-156AA-1DA, 0037代表产品号，00代表Special code,156代表layer,A代表客户版本，后一个A代表SMIC版本，1代表FAB1，D代表DUV(如果是J,则代表I-line),A代表ASML机台（如果是C，则代表Canon机台）
光罩室同时不能超过多少人在其中？
答：2人，为了避免产生更多的Particle和静电而损坏光罩。
存取光罩的基本原则是什幺？
答：(1) 光罩盒打开的情况下，不准进出Mask Room,最多只准保持2个人(2) 戴上手套(3) 轻拿轻放
如何避免静电破坏Mask？
答：光罩夹子上连一导线到金属桌面，可以将产生的静电导出。
光罩POD和FOUP能放在一起吗？它们之间至少应该保持多远距离？
答：不能放在一起，之间至少要有30公分的距离，防止搬动FOUP时碰撞光罩Pod而损坏光罩。
何谓 Track?
答：Photo制程中一系列步骤的组合，其包括：Wafer的前、后处理，Coating(上光阻)，和Develop(显影)等过程。
In-line Track机台有几个Coater槽，几个Developer槽？
答：均为4个
机台上亮红灯的处理流程？
答：机台上红灯亮起的时候表明机台处于异常状态，此时已经不能RUN货，因此应该及时Call E.E进行处理。若EE现在无法立即解决，则将机台挂DOWN。
何谓 WEE? 其功能为何?
答：Wafer Edge Exposure。由于Wafer边缘的光阻通常会涂布的不均匀，因此一般不能得到较好的图形，而且有时还会因此造成光阻peeling而影响其它部分的图形，因此 将Wafer Edge的光阻曝光，进而在显影的时候将其去除，这样便可以消除影响。
何为PEB？其功能为何？
答：Post Exposure Bake，其功能在于可以得到质量较好的图形。（消除standing waves）
PHOTO POLYIMIDE所用的光阻是正光阻还是负光阻
答：目前正负光阻都有，SMIC FAB内用的为负光阻。
RUN货结束后如何判断是否有wafer被reject？
答：查看RUN之前lot里有多少Wafer,再看Run之后lot里的WAFER是否有少掉，如果有少，则进一步查看机台是否有Reject记录。
何谓 Overlay? 其功能为何?
答：迭对测量仪。由于集成电路是由很多层电路重迭组成的，因此必须保证每一层与前面或者后面的层的对准精度，如果对准精度超出要求范围内，则可能造成整个电路不能完成设计的工作。因此在每一层的制作的过程中，要对其与前层的对准精度进行测量，如果测量值超出要求，则必须采取相应措施调整process condition.
何谓 ADI CD?
答：Critical Dimension，光罩图桉中最小的线宽。曝光过后，它的图形也被复制在Wafer上，通常如果这些最小的线宽能够成功的成象，同时曝光的其它的图形也能够成功的成象。因此通常测量CD的值来确定process的条件是否合适。
何谓 CD-SEM? 其功能为何?
答：扫描电子显微镜。是一种测量用的仪器，通常可以用于测量CD以及观察图桉。
PRS的制程目的为何？
答：PRS (Process Release Standard)通过选择不同的条件（能量和焦距）对Wafer曝光，以选择最佳的process condition。
何为ADI？ADI需检查的项目有哪些？
答：After Develop Inspection，曝光和显影完成之后，通过ADI机台对所产生的图形的定性检查，看其是否正常，其检查项目包括：Layer ID,Locking Corner,Vernier,Photo Macro Defect
何为OOC, OOS，OCAP？
答：OOC=out of control,OOS=Out of Spec,OCAP=out of control action plan
当需要追货的时候，是否需要将ETCH没有下机台的货追回来？
答：需要。因为通常是process出现了异常，而且影响到了一些货，因此为了减少损失，必须把还没有ETCH的货追回来，否则ETCH之后就无法挽回损失。
PHOTO ADI检查的SITE是每片几个点？
答：5点，Wafer中间一点，周围四点。
PHOTO OVERLAY检查的SITE是每片几个点？
答：20
PHOTO ADI检查的片数一般是哪几片？
答：#1，#6，#15，#24; 统计随机的考量
何谓RTMS，其主要功能是什幺？
答：RTMS (Reticle Management System) 光罩管理系统用于trace光罩的History,Status,Location,and Information以便于光罩管理
PHOTO区的主机台进行PM的周期？
答：一周一次
PHOTO区的控片主要有几种类型
答：(1) Particle :作为Particle monitor用的芯片,使用前测前需小于10颗(2) Chuck Particle :作为Scanner测试Chuck平坦度的专用芯片,其平坦度要求非常高(3) Focus :作为Scanner Daily monitor best 的wafer(4) CD :做为photo区daily monitor CD稳定度的wafer(5) PR thickness :做为光阻厚度测量的wafer(6) PDM :做为photo defect monitor的wafer
当TRACK刚显示光阻用完时，其实机台中还有光阻吗？
答：有少量光阻
当TRACK刚显示光阻用完时，其实机台中还有光阻吗？
答：有少量光阻
WAFER SORTER有读WAFER刻号的功能吗？
答：有
光刻部的主要机台是什幺? 它们的作用是什幺?
答：光刻部的主要机台是: TRACK(涂胶显影机), Sanner(扫描曝光机)
为什幺说光刻技术最象日常生活中的照相技术
答：Track 把光刻胶涂附到芯片上就等同于底片,而曝光机就是一台最高级的照相机. 光罩上的电路图形就是"人物". 通过对准,对焦,打开快门, 让一定量的光照过光罩, 其图像呈现在芯片的光刻胶上, 曝光后的芯片被送回Track 的显影槽, 被显影液浸泡, 曝光的光刻胶被洗掉, 图形就显现出来了.
光刻技术的英文是什幺
答：Photo Lithography
常听说的.18 或点13 技术是指什幺?
答：它是指某个产品,它的最小"CD" 的大小为0.18um or 0.13um. 越小集成度可以越高, 每个芯片上可做的芯片数量越多, 难度也越大.它是代表工艺水平的重要参数.
从点18工艺到点13 工艺到点零9. 难度在哪里?
答：难度在光刻部, 因为图形越来越小, 曝光机分辨率有限.
曝光机的NA 是什幺?
答：NA是曝光机的透镜的数值孔径;是光罩对透镜张开的角度的正玹值. 最大是1; 先进的曝光机的NA 在0.5 ---0.85之间.
曝光机分辨率是由哪些参数决定的?
答：分辨率=k1*Lamda/NA. Lamda是用于曝光的光波长;NA是曝光机的透镜的数值孔径; k1是标志工艺水准的参数, 通常在0.4--0.7之间.
如何提高曝光机的分辨率呢?
答：减短曝光的光波长, 选择新的光源; 把透镜做大,提高NA.
现在的生产线上, 曝光机的光源有几种, 波长多少?
答：有三种: 高压汞灯光谱中的365nm 谱线, 我们也称其为I-line; KrF 激光器, 产生248 nm 的光; ArF 激光器, 产生193 nm 的光;
下一代曝光机光源是什幺?
答：F2 激光器. 波长157nm
我们可否一直把波长缩短,以提高分辨率? 困难在哪里?
答：不可以. 困难在透镜材料. 能透过157nm 的材料是CaF2, 其晶体很难生长. 还未发现能透过更短波长的材料.
为什幺光刻区采用黄光照明？
答：因为白光中包含365nm成份会使光阻曝光,所以采用黄光; 就象洗像的暗房采用暗红光照明.
什幺是SEM
答：扫描电子显微镜(Scan Electronic Microscope)光刻部常用的也称道CD SEM. 用它来测量CD
如何做Overlay 测量呢?
答：芯片(Wafer)被送进Overlay 机台中. 先确定Wafer的位置从而找到Overlay MARK. 这个MARK 是一个方块 IN 方块的结构.大方块是前层, 小方块是当层;通过小方块是否在大方块中心来确定Overlay的好坏.
生产线上最贵的机器是什幺
答：曝光机;5-15 百万美金/台
曝光机贵在哪里?
答：曝光机贵在它的光学成像系统 (它的成像系统由15 到20 个直径在200 300MM 的透镜组成.波面相位差只有最好象机的5%. 它有精密的定位系统(使用激光工作台)
激光工作台的定位精度有多高?
答：现用的曝光机的激光工作台定位的重复精度小于10nm
曝光机是如何保证Overlay<50nm
答：曝光机要保证每层的图形之间对准精度<50nm. 它首先要有一个精准的激光工作台, 它把wafer移动到准确的位置. 再就是成像系统,它带来的图像变形<35nm.
在WAFER 上, 什幺叫一个Field?
答：光罩上图形成象在WAFER上, 最大只有26X33mm一块(这一块就叫一个Field),激光工作台把WAFER 移动一个Field的位置，再曝一次光，再移动再曝光。 直到覆盖整片WAFER。 所以，一片WAFER 上有约100左右Field.
什幺叫一个Die?
答：一个Die也叫一个Chip;它是一个功能完整的芯片。 一个Field可包含多个Die;
为什幺曝光机的绰号是“印钞机”
答：曝光机 很贵；一天的折旧有3万-9万人民币之多;所以必须充份利用它的产能,它一天可产出1600片WAFER。
Track和Scanner内主要使用什幺手段传递Wafer：
答：机器人手臂(robot), Scanner 的ROBOT 有真空(VACCUM)来吸住WAFER. TRACK的ROBOT 设计独特, 用边缘HOLD WAFER.
可否用肉眼直接观察测量Scanner曝光光源输出的光
答：绝对禁止;强光对眼睛会有伤害
为什幺黄光区内只有Scanner应用Foundation(底座)
答：Scanner曝光对稳定性有极高要求(减震)
近代光刻技术分哪几个阶段?
答：从80’S 至今可分4阶段:它是由曝光光源波长划分的;高压水银灯的G-line(438nm), I-line(365nm); excimer laser KrF(248nm), ArF laser(193nm)
I-line scanner 的工作范围是多少?
答：CD >0.35um 以上的图层(LAYER)
KrF scanner 的工作范围是多少?
答：CD >0.13um 以上的图层(LAYER)
ArF scanner 的工作范围是多少?
答：CD >0.08um 以上的图层(LAYER)
什幺是DUV SCANNER
答：DUV SCANNER 是 指所用光源为Ｄeep Ultra Voliet, 超紫外线．即现用的248nm,193nm Scanner
Scanner在曝光中可以达到精确度宏观理解：
答：Scanner 是一个集机，光，电为一体的高精密机器；为控制iverlay<40nm,在曝光过程中，光罩和Wafer的运动要保持很高的同步性．在250nm/秒的扫描曝光时，两者同步位置<10nm．相当于两架时速1000公里／小时的波音747飞机前后飞行，相距小于10微米
光罩的结构如何？
答：光罩是一块石英玻璃，它的一面镀有一层铬膜（不透光）．在制造光罩时，用电子束或激光在铬膜上写上电路图形（把部分铬膜刻掉，透光）．在距铬膜5mm 的地方覆盖一极薄的透明膜（叫pellicle），保护铬膜不受外界污染.
在超净室（cleanroom）为什幺不能携带普通纸
答：普通纸张是由大量短纤维压制而成，磨擦或撕割都会产生大量微小尘埃（particle）．进cleanroom 要带专用的Cleanroom Paper.
如何做CD 测量呢?
答：芯片(Wafer)被送进CD SEM 中. 电子束扫过光阻图形(Pattern).有光阻的地方和无光阻的地方产生的二次电子数量不同; 处理此信号可的图像.对图像进行测量得CD.
什幺是DOF
答：DOF 也叫Depth Of Focus, 与照相中所说的景深相似. 光罩上图形会在透镜的另一侧的某个平面成像, 我们称之为像平面(Image Plan), 只有将像平面与光阻平面重合(In Focus)才能印出清晰图形. 当离开一段距离后, 图像模煳. 这一可清晰成像的距离叫DOF
曝光显影后产生的光阻图形（Pattern）的作用是什幺？
答：曝光显影后产生的光阻图形有两个作用：一是作刻蚀的模板，未盖有光阻的地方与刻蚀气体反应，被吃掉．去除光阻后，就会有电路图形留在芯片上．另一作用是充当例子注入的模板．
光阻种类有多少？
答：光阻种类有很多．可根据它所适用的曝光波长分为I-line光阻,KrF光阻和ArF光阻
光阻层的厚度大约为多少？
答：光阻层的厚度与光阻种类有关．I-line光阻最厚，0.7um to 3um. KrF光阻0.4-0.9um. ArF光阻0.2-0.5um.
哪些因素影响光阻厚度？
答：光阻厚度与芯片（ＷＡＦＥＲ）的旋转速度有关，越快越薄，与光阻粘稠度有关．
哪些因素影响光阻厚度的均匀度？
答：光阻厚度均匀度与芯片（ＷＡＦＥＲ）的旋转加速度有关，越快越均匀，与旋转加减速的时间点有关．
当显影液或光阻不慎溅入眼睛中如何处理
答：大量清水冲洗眼睛，并查阅显影液的ＣＳＤＳ（Chemical Safety Data Sheet）,把它提供给医生，以协助治疗
PHOTO 流程?
答：上光阻→曝光→显影→显影后检查→CD量测→Overlay量测
何为光阻？其功能为何？其分为哪两种？
答：Photoresist(光阻).是一种感光的物质，其作用是将Pattern从光罩(Reticle)上传递到Wafer上的一种介质。其分为正光阻和负光阻。
何为正光阻?
答：正光阻，是光阻的一种，这种光阻的特性是将其曝光之后，感光部分的性质会改变，并在之后的显影过程中被曝光的部分被去除。
何为负光阻?
答：负光阻也是光阻的一种类型，将其曝光之后，感光部分的性质被改变，但是这种光阻的特性与正光阻的特性刚好相反，其感光部分在将来的显影过程中会被留下，而没有被感光的部分则被显影过程去除。
什幺是曝光？什幺是显影？
答：曝光就是通过光照射光阻，使其感光；显影就是将曝光完成后的图形处理，以将图形清晰的显现出来的过程。
何谓 Photo?
答：Photo=Photolithgraphy,光刻，将图形从光罩上成象到光阻上的过程。
Photo主要流程为何?
答：Photo的流程分为前处理，上光阻，Soft Bake, 曝光，PEB，显影，Hard Bake等。
何谓PHOTO区之前处理?
答：在Wafer上涂布光阻之前，需要先对Wafer表面进行一系列的处理工作，以使光阻能在后面的涂布过程中能够被更可靠的涂布。前处理主要包括Bake，HDMS等过程。其中通过Bake将Wafer表面吸收的水分去除，然后进行HDMS工作，以使Wafer表面更容易与光阻结合。
何谓上光阻?
答：上光阻是为了在Wafer表面得到厚度均匀的光阻薄膜。光阻通过喷嘴（Nozzle）被喷涂在高速旋转的Wafer表面，并在离心力的作用下被均匀的涂布在Wafer的表面。
何谓Soft Bake?
答：上完光阻之后，要进行Soft Bake，其主要目的是通过Soft Bake将光阻中的溶剂蒸发，并控制光阻的敏感度和将来的线宽，同时也将光阻中的残余内应力释放。
何谓曝光?
答：曝光是将涂布在Wafer表面的光阻感光的过程，同时将光罩上的图形传递到Wafer上的过程。
何谓PEB(Post Exposure Bake)?
答：PEB是在曝光结束后对光阻进行控制精密的Bake的过程。其目的在于使被曝光的光阻进行充分的化学反应，以使被曝光的图形均匀化。
何谓显影?
答：显影类似于洗照片，是将曝光完成的Wafer进行成象的过程，通过这个过程，成象在光阻上的图形被显现出来。
何谓Hard Bake?
答：Hard Bake是通过烘烤使显影完成后残留在Wafer上的显影液蒸发，并且固化显影完成之后的光阻的图形的过程。
何为BARC?何为TARC?它们分别的作用是什幺？
答：BARC=Bottom Anti Reflective Coating, TARC=Top Anti Reflective Coating. BARC是被涂布在光阻下面的一层减少光的反射的物质，TARC则是被涂布在光阻上表面的一层减少光的反射的物质。他们的作用分别是减少曝光过程中光在光阻的上下表面的反射，以使曝光的大部分能量都被光阻吸收。
何谓 I-line？
答：曝光过程中用到的光，由Mercury Lamp(汞灯)产生，其波长为365nm，其波长较长，因此曝光完成后图形的分辨率较差，可应用在次重要的层次。
何谓 DUV？
答：曝光过程中用到的光，其波长为248nm，其波长较短，因此曝光完成后的图形分辨率较好，用于较为重要的制程中。
I-line与DUV主要不同处为何?
答：光源不同，波长不同，因此应用的场合也不同。I-Line主要用在较落后的制程（0.35微米以上）或者较先进制程（0.35微米以下）的Non-Critical layer。DUV则用在先进制程的Critical layer上。
何为Exposure Field?
答：曝光区域，一次曝光所能覆盖的区域
何谓 Stepper? 其功能为何?
答：一种曝光机，其曝光动作为Step by step形式,一次曝整个exposure field,一个一个曝过去
何谓 Scanner? 其功能为何?
答：一种曝光机，其曝光动作为Scanning and step形式, 在一个exposure field曝光时, 先Scan完整个field, Scan完后再移到下一个field.
何为象差？
答：代表透镜成象的能力,越小越好.
Scanner比Stepper优点为何？
答：Exposure Field大，象差较小
曝光最重要的两个参数是什幺？
答：Energy(曝光量), Focus(焦距)。如果能量和焦距调整的不好，就不能得到要求的分辨率和要求大小的图形，主要表现在图形的CD值超出要求的范围。因此要求在生产时要时刻维持最佳的能量和焦距，这两个参数对于不同的产品会有不同。
何为Reticle?
答：Reticle也称为Mask，翻译做光掩模板或者光罩，曝光过程中的原始图形的载体，通过曝光过程，这些图形的信息将被传递到芯片上。
何为Pellicle?
答：Pellicle是Reticle上为了防止灰尘(dust)或者微尘粒子(Particle)落在光罩的图形面上的一层保护膜。
何为OPC光罩？
答：OPC (Optical Proximity Correction)为了增加曝光图桉的真实性，做了一些修正的光罩，例如，0.18微米以下的Poly, Metal layer就是OPC光罩。
何为PSM光罩？
答：PSM (Phase Shift Mask)不同于Cr mask, 利用相位干涉原理成象，目前大都应用在contact layer以及较小CD的Critical layer（如AA，POLY，METAL1）以增加图形的分辨率。
何为CR Mask？
答：传统的铬膜光罩,只是利用光讯0与1干涉成像,主要应用在较不Critical 的layer
光罩编号各位代码都代表什幺？
答：例如003700-156AA-1DA, 0037代表产品号，00代表Special code,156代表layer,A代表客户版本，后一个A代表SMIC版本，1代表FAB1，D代表DUV(如果是J,则代表I-line),A代表ASML机台（如果是C，则代表Canon机台）
光罩室同时不能超过多少人在其中？
答：2人，为了避免产生更多的Particle和静电而损坏光罩。
存取光罩的基本原则是什幺？
答：(1) 光罩盒打开的情况下，不准进出Mask Room,最多只准保持2个人(2) 戴上手套(3) 轻拿轻放
如何避免静电破坏Mask？
答：光罩夹子上连一导线到金属桌面，可以将产生的静电导出。
光罩POD和FOUP能放在一起吗？它们之间至少应该保持多远距离？
答：不能放在一起，之间至少要有30公分的距离，防止搬动FOUP时碰撞光罩Pod而损坏光罩。
何谓 Track?
答：Photo制程中一系列步骤的组合，其包括：Wafer的前、后处理，Coating(上光阻)，和Develop(显影)等过程。
In-line Track机台有几个Coater槽，几个Developer槽？
答：均为4个
机台上亮红灯的处理流程？
答：机台上红灯亮起的时候表明机台处于异常状态，此时已经不能RUN货，因此应该及时Call E.E进行处理。若EE现在无法立即解决，则将机台挂DOWN。
何谓 WEE? 其功能为何?
答：Wafer Edge Exposure。由于Wafer边缘的光阻通常会涂布的不均匀，因此一般不能得到较好的图形，而且有时还会因此造成光阻peeling而影响其它部分的图形，因此 将Wafer Edge的光阻曝光，进而在显影的时候将其去除，这样便可以消除影响。
何为PEB？其功能为何？
答：Post Exposure Bake，其功能在于可以得到质量较好的图形。（消除standing waves）
PHOTO POLYIMIDE所用的光阻是正光阻还是负光阻
答：目前正负光阻都有，SMIC FAB内用的为负光阻。
RUN货结束后如何判断是否有wafer被reject？
答：查看RUN之前lot里有多少Wafer,再看Run之后lot里的WAFER是否有少掉，如果有少，则进一步查看机台是否有Reject记录。
何谓 Overlay? 其功能为何?
答：迭对测量仪。由于集成电路是由很多层电路重迭组成的，因此必须保证每一层与前面或者后面的层的对准精度，如果对准精度超出要求范围内，则可能造成整个电路不能完成设计的工作。因此在每一层的制作的过程中，要对其与前层的对准精度进行测量，如果测量值超出要求，则必须采取相应措施调整process condition.
何谓 ADI CD?
答：Critical Dimension，光罩图桉中最小的线宽。曝光过后，它的图形也被复制在Wafer上，通常如果这些最小的线宽能够成功的成象，同时曝光的其它的图形也能够成功的成象。因此通常测量CD的值来确定process的条件是否合适。
何谓 CD-SEM? 其功能为何?
答：扫描电子显微镜。是一种测量用的仪器，通常可以用于测量CD以及观察图桉。
PRS的制程目的为何？
答：PRS (Process Release Standard)通过选择不同的条件（能量和焦距）对Wafer曝光，以选择最佳的process condition。
何为ADI？ADI需检查的项目有哪些？
答：After Develop Inspection，曝光和显影完成之后，通过ADI机台对所产生的图形的定性检查，看其是否正常，其检查项目包括：Layer ID,Locking Corner,Vernier,Photo Macro Defect
何为OOC, OOS，OCAP？
答：OOC=out of control,OOS=Out of Spec,OCAP=out of control action plan
当需要追货的时候，是否需要将ETCH没有下机台的货追回来？
答：需要。因为通常是process出现了异常，而且影响到了一些货，因此为了减少损失，必须把还没有ETCH的货追回来，否则ETCH之后就无法挽回损失。
PHOTO ADI检查的SITE是每片几个点？
答：5点，Wafer中间一点，周围四点。
PHOTO OVERLAY检查的SITE是每片几个点？
答：20
PHOTO ADI检查的片数一般是哪几片？
答：#1，#6，#15，#24; 统计随机的考量
何谓RTMS，其主要功能是什幺？
答：RTMS (Reticle Management System) 光罩管理系统用于trace光罩的History,Status,Location,and Information以便于光罩管理
PHOTO区的主机台进行PM的周期？
答：一周一次
PHOTO区的控片主要有几种类型
答：(1) Particle :作为Particle monitor用的芯片,使用前测前需小于10颗(2) Chuck Particle :作为Scanner测试Chuck平坦度的专用芯片,其平坦度要求非常高(3) Focus :作为Scanner Daily monitor best 的wafer(4) CD :做为photo区daily monitor CD稳定度的wafer(5) PR thickness :做为光阻厚度测量的wafer(6) PDM :做为photo defect monitor的wafer
当TRACK刚显示光阻用完时，其实机台中还有光阻吗？
答：有少量光阻
当TRACK刚显示光阻用完时，其实机台中还有光阻吗？
答：有少量光阻
WAFER SORTER有读WAFER刻号的功能吗？
答：有
光刻部的主要机台是什幺? 它们的作用是什幺?
答：光刻部的主要机台是: TRACK(涂胶显影机), Sanner(扫描曝光机)
为什幺说光刻技术最象日常生活中的照相技术
答：Track 把光刻胶涂附到芯片上就等同于底片,而曝光机就是一台最高级的照相机. 光罩上的电路图形就是"人物". 通过对准,对焦,打开快门, 让一定量的光照过光罩, 其图像呈现在芯片的光刻胶上, 曝光后的芯片被送回Track 的显影槽, 被显影液浸泡, 曝光的光刻胶被洗掉, 图形就显现出来了.
光刻技术的英文是什幺
答：Photo Lithography
常听说的.18 或点13 技术是指什幺?
答：它是指某个产品,它的最小"CD" 的大小为0.18um or 0.13um. 越小集成度可以越高, 每个芯片上可做的芯片数量越多, 难度也越大.它是代表工艺水平的重要参数.
从点18工艺到点13 工艺到点零9. 难度在哪里?
答：难度在光刻部, 因为图形越来越小, 曝光机分辨率有限.
曝光机的NA 是什幺?
答：NA是曝光机的透镜的数值孔径;是光罩对透镜张开的角度的正玹值. 最大是1; 先进的曝光机的NA 在0.5 ---0.85之间.
曝光机分辨率是由哪些参数决定的?
答：分辨率=k1*Lamda/NA. Lamda是用于曝光的光波长;NA是曝光机的透镜的数值孔径; k1是标志工艺水准的参数, 通常在0.4--0.7之间.
如何提高曝光机的分辨率呢?
答：减短曝光的光波长, 选择新的光源; 把透镜做大,提高NA.
现在的生产线上, 曝光机的光源有几种, 波长多少?
答：有三种: 高压汞灯光谱中的365nm 谱线, 我们也称其为I-line; KrF 激光器, 产生248 nm 的光; ArF 激光器, 产生193 nm 的光;
下一代曝光机光源是什幺?
答：F2 激光器. 波长157nm
我们可否一直把波长缩短,以提高分辨率? 困难在哪里?
答：不可以. 困难在透镜材料. 能透过157nm 的材料是CaF2, 其晶体很难生长. 还未发现能透过更短波长的材料.
为什幺光刻区采用黄光照明？
答：因为白光中包含365nm成份会使光阻曝光,所以采用黄光; 就象洗像的暗房采用暗红光照明.
什幺是SEM
答：扫描电子显微镜(Scan Electronic Microscope)光刻部常用的也称道CD SEM. 用它来测量CD
如何做Overlay 测量呢?
答：芯片(Wafer)被送进Overlay 机台中. 先确定Wafer的位置从而找到Overlay MARK. 这个MARK 是一个方块 IN 方块的结构.大方块是前层, 小方块是当层;通过小方块是否在大方块中心来确定Overlay的好坏.
生产线上最贵的机器是什幺
答：曝光机;5-15 百万美金/台
曝光机贵在哪里?
答：曝光机贵在它的光学成像系统 (它的成像系统由15 到20 个直径在200 300MM 的透镜组成.波面相位差只有最好象机的5%. 它有精密的定位系统(使用激光工作台)
激光工作台的定位精度有多高?
答：现用的曝光机的激光工作台定位的重复精度小于10nm
曝光机是如何保证Overlay<50nm
答：曝光机要保证每层的图形之间对准精度<50nm. 它首先要有一个精准的激光工作台, 它把wafer移动到准确的位置. 再就是成像系统,它带来的图像变形<35nm.
在WAFER 上, 什幺叫一个Field?
答：光罩上图形成象在WAFER上, 最大只有26X33mm一块(这一块就叫一个Field),激光工作台把WAFER 移动一个Field的位置，再曝一次光，再移动再曝光。 直到覆盖整片WAFER。 所以，一片WAFER 上有约100左右Field.
什幺叫一个Die?
答：一个Die也叫一个Chip;它是一个功能完整的芯片。 一个Field可包含多个Die;
为什幺曝光机的绰号是“印钞机”
答：曝光机 很贵；一天的折旧有3万-9万人民币之多;所以必须充份利用它的产能,它一天可产出1600片WAFER。
Track和Scanner内主要使用什幺手段传递Wafer：
答：机器人手臂(robot), Scanner 的ROBOT 有真空(VACCUM)来吸住WAFER. TRACK的ROBOT 设计独特, 用边缘HOLD WAFER.
可否用肉眼直接观察测量Scanner曝光光源输出的光
答：绝对禁止;强光对眼睛会有伤害
为什幺黄光区内只有Scanner应用Foundation(底座)
答：Scanner曝光对稳定性有极高要求(减震)
近代光刻技术分哪几个阶段?
答：从80’S 至今可分4阶段:它是由曝光光源波长划分的;高压水银灯的G-line(438nm), I-line(365nm); excimer laser KrF(248nm), ArF laser(193nm)
I-line scanner 的工作范围是多少?
答：CD >0.35um 以上的图层(LAYER)
KrF scanner 的工作范围是多少?
答：CD >0.13um 以上的图层(LAYER)
ArF scanner 的工作范围是多少?
答：CD >0.08um 以上的图层(LAYER)
什幺是DUV SCANNER
答：DUV SCANNER 是 指所用光源为Ｄeep Ultra Voliet, 超紫外线．即现用的248nm,193nm Scanner
Scanner在曝光中可以达到精确度宏观理解：
答：Scanner 是一个集机，光，电为一体的高精密机器；为控制iverlay<40nm,在曝光过程中，光罩和Wafer的运动要保持很高的同步性．在250nm/秒的扫描曝光时，两者同步位置<10nm．相当于两架时速1000公里／小时的波音747飞机前后飞行，相距小于10微米
光罩的结构如何？
答：光罩是一块石英玻璃，它的一面镀有一层铬膜（不透光）．在制造光罩时，用电子束或激光在铬膜上写上电路图形（把部分铬膜刻掉，透光）．在距铬膜5mm 的地方覆盖一极薄的透明膜（叫pellicle），保护铬膜不受外界污染.
在超净室（cleanroom）为什幺不能携带普通纸
答：普通纸张是由大量短纤维压制而成，磨擦或撕割都会产生大量微小尘埃（particle）．进cleanroom 要带专用的Cleanroom Paper.
如何做CD 测量呢?
答：芯片(Wafer)被送进CD SEM 中. 电子束扫过光阻图形(Pattern).有光阻的地方和无光阻的地方产生的二次电子数量不同; 处理此信号可的图像.对图像进行测量得CD.
什幺是DOF
答：DOF 也叫Depth Of Focus, 与照相中所说的景深相似. 光罩上图形会在透镜的另一侧的某个平面成像, 我们称之为像平面(Image Plan), 只有将像平面与光阻平面重合(In Focus)才能印出清晰图形. 当离开一段距离后, 图像模煳. 这一可清晰成像的距离叫DOF
曝光显影后产生的光阻图形（Pattern）的作用是什幺？
答：曝光显影后产生的光阻图形有两个作用：一是作刻蚀的模板，未盖有光阻的地方与刻蚀气体反应，被吃掉．去除光阻后，就会有电路图形留在芯片上．另一作用是充当例子注入的模板．
光阻种类有多少？
答：光阻种类有很多．可根据它所适用的曝光波长分为I-line光阻,KrF光阻和ArF光阻
光阻层的厚度大约为多少？
答：光阻层的厚度与光阻种类有关．I-line光阻最厚，0.7um to 3um. KrF光阻0.4-0.9um. ArF光阻0.2-0.5um.
哪些因素影响光阻厚度？
答：光阻厚度与芯片（ＷＡＦＥＲ）的旋转速度有关，越快越薄，与光阻粘稠度有关．
哪些因素影响光阻厚度的均匀度？
答：光阻厚度均匀度与芯片（ＷＡＦＥＲ）的旋转加速度有关，越快越均匀，与旋转加减速的时间点有关．
当显影液或光阻不慎溅入眼睛中如何处理
答：大量清水冲洗眼睛，并查阅显影液的ＣＳＤＳ（Chemical Safety Data Sheet）,把它提供给医生，以协助治疗
FAC
根据工艺需求排气分几个系统?
答：分为一般排气（General）、酸性排气（Scrubbers）、碱性排气（Ammonia）和有机排气（Solvent） 四个系统。
高架 地板分有孔和无孔作用?
答：使循环空气能流通 ，不起尘，保证洁净房内的洁净度; 防静电；便于HOOK-UP。
离子发射系统作用
答：离子发射系统，防止静电
SMIC洁净等级区域划分
答：Mask Shop class 1 & 100Fab1 & Fab2 Photo and process area: Class 100Cu-line Al-Line OS1 L3 OS1 L4 testing Class 1000
什幺是制程工艺真空系统(PV)
答：是提供厂区无尘室生产及测试机台在制造过程中所需的工艺真空;如真空吸笔、光阻液涂布、吸芯片用真空源等。该系统提供一定的真空压力(真空度大于 80 kpa)和流量，每天24小时运行
什幺是MAU(Make Up Air Unit),新风空调机组作用
答：提供洁净室所需之新风，对新风湿度，温度，及洁净度进行控制，维持洁净室正压和湿度要求。
House Vacuum System 作用
答：HV(House Vacuum)系统提供洁净室制程区及回风区清洁吸取微尘粒子之真空源，其真空度较低。使用方法为利用软管连接事先已安装在高架地板下或柱子内的真空吸孔，打开运转电源。此系统之运用可减低清洁时的污染。
Filter Fan Unit System(FFU)作用
答：FFU系统保证洁净室内一定的风速和洁净度，由Fan和Filter(ULPA)组成。
什幺是Clean Room 洁净室系统
答：洁净室系统供应给制程及机台设备所需之洁净度、温度、湿度、正压、气流条件等环境要求。
Clean room spec:标准
答：Temperature 23 °C ± 1°C(Photo:23 °C ± 0.5°C)Humidity 45%± 5%(Photo:45%± 3% )Class 100Overpressure +15paAir velocity 0.4m/s ± 0.08m/s
Fab 内的safety shower的日常维护及使用监督由谁来负责
答：Fab 内的 Area Owner（若出现无水或大量漏水等可请厂务水课（19105）协助）
工程师在正常跑货用纯水做rinse或做机台维护时，要注意不能有酸或有机溶剂（如IPA等）进入纯水回收系统中，这是因为：
答：酸会导致conductivity(导电率)升高，有机溶剂会导致TOC升高。两者均会影响并降低纯水回收率。
若在Fab 内发现地面有水滴或残留水等，应如何处理或通报
答：先检查是否为机台漏水或做PM所致，若为厂务系统则通知厂务中控室（12222）
机台若因做PM或其它异常，而要大量排放废溶剂或废酸等应首先如何通报
答：通知厂务主系统水课的值班（19105）
废水排放管路中酸碱废水/浓硫酸/废溶剂等使用何种材质的管路?
答：酸碱废水/高密度聚乙烯(HDPE)浓硫酸/钢管内衬铁福龙(CS-PTFE)废溶剂/不琇钢管(SUS)
若机台内的drain管有接错或排放成分分类有误，将会导致后端的主系统出现什幺问题?
答：将会导致后端处理的主系统相关指标处理不合格，从而可能导致公司排放口超标排放的事故。
公司做水回收的意义如何?
答：(1) 节约用水，降低成本。重在环保。 (2) 符合ISO可持续发展的精神和公司环境保护暨安全卫生政策。
何种气体归类为特气(Specialty Gas)?
答：SiH2Cl2
何种气体由VMB Stick点供到机台?
答：H2
何种气体有自燃性?
答：SiH4
何种气体具有腐蚀性?
答：ClF3
当机台用到何种气体时，须安装气体侦测器?
答：PH3
名词解释 GC, VMB, VMP
答：GC- Gas Cabinet 气瓶柜VMB- Valve Manifold Box 阀箱，适用于危险性气体。VMP- Valve Manifold Panel 阀件盘面，适用于惰性气体。
标准大气环境中氧气浓度为多少？工作环静氧气浓度低于多少时人体会感觉不适？
答：21%19%
什幺是气体的 LEL? H2的LEL 为多少？
答：LEL- Low Explosive Level 气体爆炸下限H2 LEL- 4%.
当FAB内气体发生泄漏二级警报（既Leak HiHi），气体警报灯（LAU）会如何动作？FAB内工作人员应如何应变？
答：LAU红、黄灯闪烁、蜂鸣器叫听从ERC广播命令，立刻疏散。
化学供应系统中的化学物质特性为何?
答：(1) Acid/Caustic 酸性/腐蚀性(2) Solvent有机溶剂(3) Slurry研磨液
有机溶剂柜的安用保护装置为何?
答：(1) Gas/Temp. detector;气体/温度侦测器(2) CO2 extinguisher;二氧化碳灭火器
中芯有那几类研磨液(slurry)系统?
答：(1) Oxide (SiO2) (2) Tungsten (W)鵭
设备机台总电源是几伏特?
答：208V OR 380V
欲从事生产/测试/维护时,如无法就近取得电源供给,可以无限制使用延长线吗?
答：不可以
如何选用电器器材?
答：使用电器器材需采用通过认证之正规品牌
机台开关可以任意分/合吗?
答：未经确认不可随意分/合任何机台开关,以免造成生产损失及人员伤害.
欲从事生产/测试/维护时,如无法就近取得电源供给,也不能无限制使用延长线,对吗?
答：对
假设断路器启断容量为16安培导线线径2.5mm2,电源供应电压单相220伏特,若使用单相5000W电器设备会产生何种情况?
答：断路器跳闸
当供电局供电中断时,人员仍可安心待在FAB中吗?
答：当供电局供电中断时,本厂因有紧急发电机设备,配合各相关监视系统,仍然能保持FAB之Safety,所以人员仍可安心待在FAB中.
根据工艺需求排气分几个系统?
答：分为一般排气（General）、酸性排气（Scrubbers）、碱性排气（Ammonia）和有机排气（Solvent） 四个系统。
高架 地板分有孔和无孔作用?
答：使循环空气能流通 ，不起尘，保证洁净房内的洁净度; 防静电；便于HOOK-UP。
离子发射系统作用
答：离子发射系统，防止静电
SMIC洁净等级区域划分
答：Mask Shop class 1 & 100Fab1 & Fab2 Photo and process area: Class 100Cu-line Al-Line OS1 L3 OS1 L4 testing Class 1000
什幺是制程工艺真空系统(PV)
答：是提供厂区无尘室生产及测试机台在制造过程中所需的工艺真空;如真空吸笔、光阻液涂布、吸芯片用真空源等。该系统提供一定的真空压力(真空度大于 80 kpa)和流量，每天24小时运行
什幺是MAU(Make Up Air Unit),新风空调机组作用
答：提供洁净室所需之新风，对新风湿度，温度，及洁净度进行控制，维持洁净室正压和湿度要求。
House Vacuum System 作用
答：HV(House Vacuum)系统提供洁净室制程区及回风区清洁吸取微尘粒子之真空源，其真空度较低。使用方法为利用软管连接事先已安装在高架地板下或柱子内的真空吸孔，打开运转电源。此系统之运用可减低清洁时的污染。
Filter Fan Unit System(FFU)作用
答：FFU系统保证洁净室内一定的风速和洁净度，由Fan和Filter(ULPA)组成。
什幺是Clean Room 洁净室系统
答：洁净室系统供应给制程及机台设备所需之洁净度、温度、湿度、正压、气流条件等环境要求。
Clean room spec:标准
答：Temperature 23 °C ± 1°C(Photo:23 °C ± 0.5°C)Humidity 45%± 5%(Photo:45%± 3% )Class 100Overpressure +15paAir velocity 0.4m/s ± 0.08m/s
Fab 内的safety shower的日常维护及使用监督由谁来负责
答：Fab 内的 Area Owner（若出现无水或大量漏水等可请厂务水课（19105）协助）
工程师在正常跑货用纯水做rinse或做机台维护时，要注意不能有酸或有机溶剂（如IPA等）进入纯水回收系统中，这是因为：
答：酸会导致conductivity(导电率)升高，有机溶剂会导致TOC升高。两者均会影响并降低纯水回收率。
若在Fab 内发现地面有水滴或残留水等，应如何处理或通报
答：先检查是否为机台漏水或做PM所致，若为厂务系统则通知厂务中控室（12222）
机台若因做PM或其它异常，而要大量排放废溶剂或废酸等应首先如何通报
答：通知厂务主系统水课的值班（19105）
废水排放管路中酸碱废水/浓硫酸/废溶剂等使用何种材质的管路?
答：酸碱废水/高密度聚乙烯(HDPE)浓硫酸/钢管内衬铁福龙(CS-PTFE)废溶剂/不琇钢管(SUS)
若机台内的drain管有接错或排放成分分类有误，将会导致后端的主系统出现什幺问题?
答：将会导致后端处理的主系统相关指标处理不合格，从而可能导致公司排放口超标排放的事故。
公司做水回收的意义如何?
答：(1) 节约用水，降低成本。重在环保。 (2) 符合ISO可持续发展的精神和公司环境保护暨安全卫生政策。
何种气体归类为特气(Specialty Gas)?
答：SiH2Cl2
何种气体由VMB Stick点供到机台?
答：H2
何种气体有自燃性?
答：SiH4
何种气体具有腐蚀性?
答：ClF3
当机台用到何种气体时，须安装气体侦测器?
答：PH3
名词解释 GC, VMB, VMP
答：GC- Gas Cabinet 气瓶柜VMB- Valve Manifold Box 阀箱，适用于危险性气体。VMP- Valve Manifold Panel 阀件盘面，适用于惰性气体。
标准大气环境中氧气浓度为多少？工作环静氧气浓度低于多少时人体会感觉不适？
答：21%19%
什幺是气体的 LEL? H2的LEL 为多少？
答：LEL- Low Explosive Level 气体爆炸下限H2 LEL- 4%.
当FAB内气体发生泄漏二级警报（既Leak HiHi），气体警报灯（LAU）会如何动作？FAB内工作人员应如何应变？
答：LAU红、黄灯闪烁、蜂鸣器叫听从ERC广播命令，立刻疏散。
化学供应系统中的化学物质特性为何?
答：(1) Acid/Caustic 酸性/腐蚀性(2) Solvent有机溶剂(3) Slurry研磨液
有机溶剂柜的安用保护装置为何?
答：(1) Gas/Temp. detector;气体/温度侦测器(2) CO2 extinguisher;二氧化碳灭火器
中芯有那几类研磨液(slurry)系统?
答：(1) Oxide (SiO2) (2) Tungsten (W)鵭
设备机台总电源是几伏特?
答：208V OR 380V
欲从事生产/测试/维护时,如无法就近取得电源供给,可以无限制使用延长线吗?
答：不可以
如何选用电器器材?
答：使用电器器材需采用通过认证之正规品牌
机台开关可以任意分/合吗?
答：未经确认不可随意分/合任何机台开关,以免造成生产损失及人员伤害.
欲从事生产/测试/维护时,如无法就近取得电源供给,也不能无限制使用延长线,对吗?
答：对
假设断路器启断容量为16安培导线线径2.5mm2,电源供应电压单相220伏特,若使用单相5000W电器设备会产生何种情况?
答：断路器跳闸
当供电局供电中断时,人员仍可安心待在FAB中吗?
答：当供电局供电中断时,本厂因有紧急发电机设备,配合各相关监视系统,仍然能保持FAB之Safety,所以人员仍可安心待在FAB中.
WET
在半导体程制中,湿制程(wet processing)分那二大頪?
答：(1) 晶圆洗净(wafer cleaning) (2) 湿蚀刻(wet etching).
晶圆洗净(wafer cleaning)的设备有那几种?
答：(1) Batch type(immersion type): a) carrier type b)Cassetteless type (2) Single wafer type(spray type)
晶圆洗净(wafer cleaning)的目的为何?
答：去除金属杂质,有机物污染及微尘.
半导体制程有那些污染源?
答：(1) 微粒子(2) 金属(3) 有机物(4) 微粗糙(5) 天生的氧化物
RCA清洗制程目的为何?
答：于微影照像后,去除光阻,清洗晶圆,并做到酸碱中和,使晶圆可进行下一个制程.
洗净溶液 APM(SC-1)--> NH4OH:H2O2:H2O的目的为何?
答：去除微粒子及有机物
洗净溶液 SPM--> H2SO4:H2O2:H2O的目的为何?
答：去除有机物
洗净溶液 HPM(SC-2)--> HCL:H2O2:H2O的目的为何?
答：去除金属
洗净溶液 DHF--> HF:H2O(1:100~1:500)的目的为何?
答：去除自然氧化膜及金属
洗净溶液 FPM--> HF:H2O2:H2O的目的为何?
答：去除自然氧化膜及金属
洗净溶液 BHF(BOE)--> HF:NH4F的目的为何?
答：氧化膜湿式蚀刻
洗净溶液 热磷酸--> H3PO4的目的为何?
答：氮化膜湿式蚀刻
0.25微米逻辑组件有那五种标准清洗方法?
答：(1) 扩散前清洗(2) 蚀刻后清洗(3) 植入后清洗(4) 沉积前洗清 (5) CMP后清洗
超音波刷洗(ultrasonic scrubbing)目的为何?
答：去除不溶性的微粒子污染
何谓晶圆盒(POD)清洗?
答：利用去离子水和界面活性剂(surfactant),除去晶圆盒表面的污染.
高压喷洒(high pressure spray)或刷洗去微粒子在那些制程之后?
答：(1) 锯晶圆(wafer saw) (2) 晶圆磨薄(wafer lapping) (3) 晶圆抛光(wafer polishing) (4) 化学机械研磨
晶圆湿洗净设备有那几种?
答：(1) 多槽全自动洗净设备 (2) 单槽清洗设备 (3) 单晶圆清洗设备.
单槽清洗设备的优点?
答：(1) 较佳的环境制程与微粒控制能力. (2) 化学品与纯水用量少. (3) 设备调整弹性度高.
单槽清洗设备的缺点?
答：(1) 产能较低. (2) 晶圆间仍有互相污染
单晶圆清洗设备未来有那些须要突破的地方?
答：产能低与设备成熟度
1 Active Area 主动区（工作区） 主动晶体管（ACTIVE TRANSISTOR）被制造的区域即所谓的主动区（ACTIVE AREA）。在标准之MOS制造过程中ACTIVE AREA是由一层氮化硅光罩即等接氮化硅蚀刻之后的局部场区氧化所形成的，而由于利用到局部场氧化之步骤，所以ACTIVE AREA会受到鸟嘴（BIRD’S BEAK）之影响而比原先之氮化硅光罩所定义的区域来的小，以长0.6UM之场区氧化而言，大概会有0.5UM之BIRD’S BEAK存在，也就是说ACTIVE AREA比原在之氮化硅光罩所定义的区域小0.5UM。
2 ACTONE 丙酮 1. 丙酮是有机溶剂的一种，分子式为CH3COCH3。2. 性质为无色，具刺激性及薄荷臭味之液体。3. 在FAB内之用途，主要在于黄光室内正光阻之清洗、擦拭。4. 对神经中枢具中度麻醉性，对皮肤黏膜具轻微毒性，长期接触会引起皮肤炎，吸入过量之丙酮蒸汽会刺激鼻、眼结膜及咽喉黏膜，甚至引起头痛、恶心、呕吐、目眩、意识不明等。5. 允许浓度1000PPM。
3 ADI 显影后检查 1.定义：After Developing Inspection 之缩写2.目的：检查黄光室制程；光阻覆盖→对准→曝光→显影。发现缺点后，如覆盖不良、显影不良…等即予修改，以维护产品良率、品质。3.方法：利用目检、显微镜为之。
4 AEI 蚀刻后检查 1. 定义：AEI即After Etching Inspection，在蚀刻制程光阻去除前及光阻去除后，分别对产品实施全检或抽样检查。2.目的：2-1提高产品良率，避免不良品外流。2-2达到品质的一致性和制程之重复性。2-3显示制程能力之指针2-4阻止异常扩大，节省成本3.通常AEI检查出来之不良品，非必要时很少作修改，因为重去氧化层或重长氧化层可能造成组件特性改变可靠性变差、缺点密度增加，生产成本增高，以及良率降低之缺点。
5 AIR SHOWER 空气洗尘室 进入洁净室之前，需穿无尘衣，因在外面更衣室之故，无尘衣上沾着尘埃，故进洁净室之前，需经空气喷洗机将尘埃吹掉。
6 ALIGNMENT 对准 1. 定义：利用芯片上的对准键，一般用十字键和光罩上的对准键合对为之。2. 目的：在IC的制造过程中，必须经过6~10次左右的对准、曝光来定义电路图桉，对准就是要将层层图桉精确地定义显像在芯片上面。3. 方法：A.人眼对准B.用光、电组合代替人眼，即机械式对准。
7 ALLOY/SINTER 熔合 Alloy之目的在使铝与硅基(Silicon Substrate)之接触有Ohmic特性，即电压与电流成线性关系。Alloy也可降低接触的阻值。
8 AL/SI 铝/硅 靶 此为金属溅镀时所使用的一种金属合金材料利用Ar游离的离子，让其撞击此靶的表面，把Al/Si的原子撞击出来，而镀在芯片表面上，一般使用之组成为Al/Si (1%)，将此当作组件与外界导线连接。
9 AL/SI/CU 铝/硅 /铜 金属溅镀时所使用的原料名称，通常是称为TARGET，其成分为0.5﹪铜，1﹪硅及98.5﹪铝，一般制程通常是使用99﹪铝1﹪硅，后来为了金属电荷迁移现象（ELEC TROMIGRATION）故渗加0.5﹪铜，以降低金属电荷迁移。
10 ALUMINUN 铝 此为金属溅镀时所使用的一种金属材料，利用Ar游离的离子，让其撞击此种材料做成的靶表面，把Al的原子撞击出来，而镀在芯片表面上，将此当作组件与外界导线之连接。
11 ANGLE LAPPING 角度研磨 Angle Lapping 的目的是为了测量Junction的深度，所作的芯片前处理，这种采用光线干涉测量的方法就称之Angle Lapping。公式为Xj=λ/2 NF即Junction深度等于入射光波长的一半与干涉条纹数之乘积。但渐渐的随着VLSI组件的缩小，准确度及精密度都无法因应。如SRP(Spreading Resistance Prqbing)也是应用Angle Lapping的方法作前处理，采用的方法是以表面植入浓度与阻值的对应关系求出Junction的深度，精确度远超过入射光干涉法。
12 ANGSTRON 埃 是一个长度单位，其大小为1公尺的百亿分之一，约为人的头发宽度之五十万分之一。此单位常用于IC制程上，表示其层（如SiO2，Poly，SiN….）厚度时用。
13 APCVD（ATMOSPRESSURE） 常压化学气相沉积 APCVD为Atmosphere(大气)，Pressure(压力)，Chemical(化学)，Vapor(气相)及Deposition(沉积)的缩写，也就是说，反应气体（如SiH4(g)，B2H6(g)，和O2(g)）在常压下起化学反应而生成一层固态的生成物（如BPSG）于芯片上。
14 AS75 砷 自然界元素之一；由33个质子，42个中子即75个电子所组成。半导体工业用的砷离子（As＋）可由AsH3气体分解得到。砷是N-TYPE DOPANT 常用作N-场区、空乏区及S/D植入。
15 ASHING，STRIPPING 电浆光阻去除 1. 电浆预处理，系利用电浆方式（Plasma），将芯片表面之光阻加以去除。2. 电浆光阻去除的原理，系利用氧气在电浆中所产生只自由基（Radical）与光阻（高分子的有机物）发生作用，产生挥发性的气体，再由帮浦抽走，达到光阻去除的目的。3. 电浆光组的产生速率通常较酸液光阻去除为慢，但是若产品经过离子植入或电浆蚀刻后，表面之光阻或发生碳化或石墨化等化学作用，整个表面之光阻均已变质，若以硫酸吃光阻，无法将表面已变质之光阻加以去除，故均必须先以电浆光阻去除之方式来做。
16 ASSEMBLY 晶粒封装 以树酯或陶瓷材料，将晶粒包在其中，以达到保护晶粒，隔绝环境污染的目的，而此一连串的加工过程，即称为晶粒封装（Assembly）。封装的材料不同，其封装的作法亦不同，本公司几乎都是以树酯材料作晶粒的封装，制程包括：芯片切割→晶粒目检→晶粒上「架」（导线架，即Lead frame）→焊线→模压封装→稳定烘烤（使树酯物性稳定）→切框、弯脚成型→脚沾锡→盖印→完成。以树酯为材料之IC，通常用于消费性产品，如计算机、计算器，而以陶瓷作封装材料之IC，属于高性赖度之组件，通常用于飞弹、火箭等较精密的产品上。
17 BACK GRINDING 晶背研磨 利用研磨机将芯片背面磨薄以便测试包装，着重的是厚度均匀度及背面之干净度。一般6吋芯片之厚度约20mil～30 mil左右，为了便于晶粒封装打线，故需将芯片厚度磨薄至10 mil ～15mil左右。
18 BAKE, SOFT BAKE,HARD BAKE 烘烤，软烤，预烤 烘烤（Bake）：在集成电路芯片上的制造过程中，将芯片至于稍高温（60℃～250℃）的烘箱内或热板上均可谓之烘烤，随其目的的不同，可区分微软烤（Soft bake）与预烤（Hard bake）。软烤（Soft bake）：其使用时机是在上完光阻后，主要目的是为了将光阻中的溶剂蒸发去除，并且可增加光阻与芯片之附着力。预烤（Hard bake）：又称为蚀刻前烘烤（pre-etch bake），主要目的为去除水气，增加光阻附着性，尤其在湿蚀刻（wet etching）更为重要，预烤不全长会造成过蚀刻。
19 BF2 二氟化硼 ·一种供做离子植入用之离子。·BF2 ＋是由BF3 ＋气体晶灯丝加热分解成：B10、B11、F19、B10F2、B11F2 。经Extract拉出及质谱磁场分析后而得到。·是一种P-type 离子，通常用作VT植入（闸层）及S/D植入。
20 BOAT 晶舟 Boat原意是单木舟，在半导体IC制造过程中，常需要用一种工具作芯片传送、清洗及加工，这种承载芯片的工具，我们称之为Boat。一般Boat有两种材质，一是石英、另一是铁氟龙。石英Boat用在温度较高（大于300℃）的场合。而铁氟龙Boat则用在传送或酸处理的场合。
21 B.O.E 缓冲蚀刻液 BOE是HF与NH4F依不同比例溷合而成。6:1 BOE蚀刻即表示HF：NH4F=1：6的成分溷合而成。HF为主要的蚀刻液，NH4F则作为缓冲剂使用。利用NH4F固定〔H＋〕的浓度，使之保持一定的蚀刻率。HF会浸蚀玻璃及任何含硅石的物质，对皮肤有强烈的腐蚀性，不小心被溅到，应用大量水冲洗。
22 BONDING PAD 焊垫 焊垫－晶利用以连接金线或铝线的金属层。在晶粒封装（Assembly）的制程中，有一个步骤是作“焊线”，即是用金线（塑料包装体）或铝线（陶瓷包装体）将晶粒的线路与包装体之各个接脚依焊线图（Bonding Diagram）连接在一起，如此一来，晶粒的功能才能有效地应用。由于晶粒上的金属线路的宽度即间隙都非常窄小，（目前SIMC所致的产品约是微米左右的线宽或间隙），而用来连接用的金线或铝线其线径目前由于受到材料的延展性即对金属接线强度要求的限制，祇能做到1.0～1.3mil（25.4～33j微米）左右，在此情况下，要把二、三十微米的金属线直接连接到金属线路间距只有3微米的晶粒上，一定会造成多条铝线的接桥，故晶粒上的铝路，在其末端皆设计成一个约4mil见方的金属层，此即为焊垫，以作为接线使用。焊垫通常分布再晶粒之四个外围上（以粒封装时的焊线作业），其形状多为正方形，亦有人将第一焊线点作成圆形，以资辨识。焊垫因为要作接线，其上得护层必须蚀刻掉，故可在焊垫上清楚地看到“开窗线”。而晶粒上有时亦可看到大块的金属层，位于晶粒内部而非四周，其上也看不到开窗线，是为电容。
23 BORON 硼 自然元素之一。由五个质子及六个中子所组成。所以原子量是11。另外有同位素，是由五个质子及五个中子所组成原子量是10（B10）。自然界中这两种同位素之比例是4：1，可由磁场质谱分析中看出，是一种P-type的离子（B 11＋），用来作场区、井区、VT及S/D植入。
24 BPSG 含硼及磷的硅化物 BPSG乃介于Poly之上、Metal之下，可做为上下两层绝缘之用，加硼、磷主要目的在使回流后的Step较平缓，以防止Metal line溅镀上去后，造成断线。
25 BREAKDOWN VOLTAGE 崩溃电压 反向P-N接面组件所加之电压为P接负而N接正，如为此种接法则当所加电压通在某个特定值以下时反向电流很小，而当所加电压值大于此特定值后，反向电流会急遽增加，此特定值也就是吾人所谓的崩溃电压（BREAKDOWN VOLTAGE）一般吾人所定义反向P＋ - N接面之反向电流为1UA时之电压为崩溃电压，在P＋ - N或 N＋-P之接回组件中崩溃电压，随着N（或者P）之浓度之增加而减小。
26 BURN IN 预烧试验 「预烧」（Burn in）为可靠性测试的一种，旨在检验出哪些在使用初期即损坏的产品，而在出货前予以剔除。预烧试验的作法，乃是将组件（产品）至于高温的环境下，加上指定的正向或反向的直流电压，如此残留在晶粒上氧化层与金属层之外来杂质离子或腐蚀性离子将容易游离而使故障模式（Failure Mode）提早显现出来，达到筛选、剔除「早期夭折」产品之目的。预烧试验分为「静态预烧」（Static Burn in）与「动态预烧」（Dynamic Burn in）两种，前者在试验时，只在组件上加上额定的工作电压即消耗额定的功率，而后者除此外并有彷真实际工作情况的讯号输入，故较接近实际状况，也较严格。基本上，每一批产品在出货前，皆须作百分之百的预烧试验，馾由于成本及交货其等因素，有些产品旧祇作抽样（部分）的预烧试验，通过后才出货。另外对于一些我们认为它品质够稳定且够水准的产品，亦可以抽样的方式进行，当然，具有高信赖度的产品，皆须通过百分之百的预烧试验。
27 CAD 计算机辅助设计 CAD：Computer Aided Design计算机辅助设计，此名词所包含的范围很广，可泛称一切计算机为工具，所进行之设计；因此不仅在IC设计上用得到，建筑上之设计，飞机、船体之设计，都可能用到。在以往计算机尚未广泛应用时，设计者必须以有限之记忆、经验来进行设计，可是有了所谓CAD后，我们把一些常用之规则、经验存入计算机后，后面的设计者，变可节省不少从头摸索的工作，如此不仅大幅地提高了设计的准确度，使设计的领域进入另一新天地。
28 CD MEASUREMENT 微距测试 CD: Critical Dimension之简称。通常于某一个层次中，为了控制其最小线距，我们会制作一些代表性之量测图形于晶方中，通常置于晶方之边缘。简言之，微距测量长当作一个重要之制程指针，可代表黄光制程之控制好坏。量测CD之层次通常是对线距控制较重要之层次，如氮化硅、POLY、CONT、MET…等，而目前较常用于测量之图形有品字型，L-BAR等。
29 CH3COOH 醋酸 ACETIC ACID 醋酸澄清、无色液体、有刺激性气味、熔点16.63℃、沸点118℃。与水、酒精、乙醚互溶。可燃。冰醋酸是99.8﹪以上之纯化物，有别于水容易的醋酸食入或吸入纯醋酸有中等的毒性，对皮肤及组织有刺激性，危害性不大，被溅到用水冲洗。
30 CHAMBER 真空室,反应室 专指一密闭的空间，常有特殊的用途：诸如抽真空、气体反应或金属溅度等。针对此特殊空间之种种外在或内在环境：例如外在粒子数（particle）、湿度及内在温度、压力、气体流量、粒子数等加以控制。达到芯片最佳反应条件。
31 CHANNEL 信道 当在MOS晶体管的闸极上加上电压（PMOS为负，NMOS为正），则闸极下的电子或电洞会被其电场所吸引或排斥而使闸极下之区域形成一反转层（Inversion Layer），也就是其下之半导体P-type变成N-type Si，N-type变成P-type Si，而与源极和汲极，我们旧称此反转层为“信道”。信道的长度“Channel Length”对MOS组件的参数有着极重要的影响，故我们对POLY CD的控制需要非常谨慎。
32 CHIP ,DIE 晶粒 一片芯片（OR晶圆，即Wafer）上有许多相同的方形小单位，这些小单位及称为晶粒。同一芯片上每个晶粒都是相同的构造，具有相同的功能，每个晶粒经包装后，可制成一颗颗我们日常生活中常见的IC，故每一芯片所能制造出的IC数量是很可观的，从几百个到几千个不等。同样地，如果因制造的疏忽而产生的缺点，往往就会波及成百成千个产品。
33 CLT（CARRIER LIFE TIME） 截子生命周期 一、 定义少数戴子再温度平均时电子被束缚在原子格内，当外加能量时，电子获得能量，脱离原子格束缚，形成自由状态而参与电流岛通的的工作，但能量消失后，这些电子/电洞将因在结合因素回复至平衡状态，因子当这些载子由被激发后回复平衡期间，称之为少数载子“LIFE TIME“二、 应用范围1.评估卢管和清洗槽的干净度2.针对芯片之清洁度及损伤程度对CLT值有影响为A.芯片中离子污染浓度及污染之金属种类B.芯片中结晶缺陷浓度
34 CMOS 互补式金氧半导体 金属氧化膜半导体（MOS，METAL-OXIDE SEMICONDUCTOR）其制程程序及先在单晶硅上形成绝缘氧化膜，再沉积一层复晶硅（或金属）作为闸极，利用家到闸极的电场来控制MOS组件的开关（导电或不导电）。按照导电载子的种类，MOS，又可分成两种类型：NMOS（由电子导电）和PMOS（由电洞导电）。而互补式金氧半导体（CMOSCOMPLEMENTARY MOS）则是由NMOS及PMOS组合而成，具有省电、抗噪声能力强、α-PARTICLE免疫力好等许多优点，是超大规模集成电路（VLSI）的主流。
35 COATING 光阻覆盖 将光阻剂以浸泡、喷雾、刷怖、或滚压等方法加于芯片上，称为光阻覆盖。目前效果最佳的方法为旋转法；旋转法乃是将芯片以真空吸附于一个可旋转的芯片支持器上，适量的光阻剂加在芯片中央，然后芯片开始转动，芯片上的光阻剂向外流开，很均匀的散在芯片上。要得到均匀的光阻膜，旋转速度必须适中稳定。而旋转速度和光阻剂黏滞性绝应所镀光阻剂的厚度。光阻剂加上后，必须经过软烤的步骤，以除去光阻剂中过多的溶剂，进而使光阻膜较为坚硬，同时增加光阻膜与芯片的接合能力的主要方法就是在于适当调整软烤温度与时间。经过了以上的镀光阻膜即软烤过程，也就是完成了整个光阻覆盖的步骤。
36 CROSS SECTION 横截面 IC的制造基本上是由一层一层的图桉堆积上去，而为了了解堆积图桉的构造，以改善制程或解决制程问题，经常会利用破坏性切割方式以电子显微镜（SEM）来观察，而切割横截面、观察横截面的方式是其中较为普遍之一种。
37 C-V PLOT 电容,电压圆 译意为电容、电压图：也就是说当组件在不同状况下，在闸极上施以某一电压时，会产生不同之电容值（此电压可为正或负），如此组件为理想的组件；也就是闸极和汲极间几乎没有杂质在里面（COMTAMINATION）。当外界环境改变时（温度或压力），并不太会影响它的电容值，利用此可MONITOR MOS 组件之好坏，一般△V＜0.2为正常。
38 CWQC 全公司品质管制 以往有些经营者或老板，一直都认为品质管制是品管部门或品管主管的责任，遇到品质管制做不好时，即立即指责品质主管，这是不对的。品质管制不是品质部门或某一单位就可以做好的，而是全公司每一部门全体人员都参与才能做好。固品质管制为达到经营的目的，必须结合公司内所有部门全体人员协力合作，构成一个能共同认识，亦于实施的体系，并使工作标准化，且使所定的各种事项确实实行，使自市场调查、研究、开发、设计、采购、制造、检查、试验、出货、销售、服务为止的每一阶段的品质都能有效的管理，这就是所谓的全公司品质管制（Company Wide Quality Control）。实施CWQC的目的最主要的就是要改善企业体质；即发觉问题的体质、重视计划的体质、重点指向的体质、重视过程的体质，以及全员有体系导向的体质。
39 CYCLE TIME 生产周期时间 指原料由投入生产线到产品于生产线产生所需之生产/制造时间。在TI-ACER，生产周期有两种解释：一为“芯片产出周期时间”（WAFER-OUT CYCLE TIME ），一为“制程周期时间”（PROCESS CYCLE TIME）“芯片产出周期时间”乃指单一批号之芯片由投入到产出所需之生产/制造时间。“制程周期时间”则指所有芯片于单一工站平均生产/制造时间，而各工站（从头至尾）平均生产/制造之加总极为该制程之制程周期时间。目前TI-ACER LINE REPORT 之生产周期时间乃采用“制程周期时间”。一般而言，生产周期时间可以下列公式概略推算之：生产周期时间=在制品（WIP）/产能（THROUGHOUT）
40 CYCLE TIME 生产周期 IC制造流程复杂，且其程序很长，自芯片投入至晶圆测试完成，谓之Cycle Time。由于IC生命周期很短，自开发、生产至销售，需要迅速且能掌握时效，故Cycle Time越短，竞争能力就越高，能掌握产品上市契机，就能获取最大的利润。由于Cycle Time 长，不容许生产中的芯片因故报废或重做，故各项操作过程都要依照规范进行，且要做好故障排除让产品流程顺利，早日出FIB上市销售。
41 DEFECT DENSITY 缺点密度 〝缺点密度〞系指芯片单位面积上（如每平方公分、每平方英吋等）有多少〝缺点数〞之意，此缺点数一般可分为两大类：A.可视性缺点B.不可视性缺点。前者可藉由一般光学显微镜检查出来（如桥接、断线），由于芯片制造过程甚为复杂漫长，芯片上缺点数越少，产品量率品质必然越佳，故〝缺点密度〞常备用来当作一个工厂制造的产品品质好坏的指针。
42 DEHYDRATION BAKE 去水烘烤 目的：去除芯片表面水分，增加光阻附着力。以免芯片表面曝光显影后光阻掀起。方法：在光阻覆盖之前，利用高温（120℃或150℃）加热方式为之。
43 DENSIFY 密化 CVD沉积后，由于所沉积之薄膜（THIN FILM之密度很低），故以高温步骤使薄膜中之分子重新结合，以提高其密度，此种高温步骤即称为密化。密化通常以炉管在800℃以上的温度完成，但也可在快速升降温机台（RTP；RAPID THERMAL PROCESS）完成。
44 DESCUM 电浆预处理 1.电浆预处理，系利用电浆方式（Plasma），将芯片表面之光阻加以去除，但其去光阻的时间，较一般电浆光阻去除（Stripping）为短。其目的只是在于将芯片表面之光阻因显影预烤等制程所造成之光阻毛边或细屑（Scum）加以去除，以使图形不失真，蚀刻出来之图桉不会有残余。2. 有关电浆去除光阻之原理，请参阅「电浆光阻去除」（Ashing）。3. 通常作电浆预处理，均以较低之力，及小之功率为之，也就是使光阻之蚀刻率降低得很低，使得均匀度能提高，以保持完整的图形，达到电浆预处理的目的。
45 DESIGN RULE 设计规范 由于半导体制程技术，系一们专业、精致又复杂的技术，容易受到不同制造设备制程方法（RECIPE）的影响，故在考虑各项产品如何从事制造技术完善，成功地制造出来时，需有一套规范来做有关技术上之规定，此即“DESIGN RULE”，其系依照各种不同产品的需求、规格，制造设备及制程方法、制程能力、各项相关电性参数规格等之考虑，订正了如：1. 各制程层次、线路之间距离、线宽等之规格。2. 各制程层次厚度、深度等之规格。3. 各项电性参数等之规格。以供产品设计者及制程技术工程师等人之遵循、参考。
46 EDSIGN RULE 设计准则 设计准则EDSIGN RULE：反应制程能力及制程组件参数，以供IC设计者设计IC时的参考准则。一份完整的Design Rule包括有下列各部分：A.制程参数：如氧化层厚度、复晶、金属层厚度等，其它如流程、ADI、AEI 参数。主要为扩散与黄光两方面的参数。B.电气参数：提供给设计者做彷真电路时之参考。C.布局参数：及一般所谓的3μm、2μm、1.5μm…等等之Rules，提供布局原布局之依据。D.光罩制作资料：提供给光罩公司做光罩时之计算机资料，如CD BAR、测试键之摆放位置，各层次之相对位置之摆放等。
47 DIE BY DIE ALIGNMENT 每FIELD均对准 每个Field再曝光前均针对此单一Field对准之方法称之；也就是说每个Field均要对准。
48 DIFFUSION 扩散 在一杯很纯的水上点一滴墨水，不久后可发现水表面颜色渐渐澹去，而水面下渐渐染红，但颜色是越来越澹，这即是扩散的一例。在半导体工业上常在很纯的硅芯片上以预置或离子布植的方式作扩散源（即红墨水）。因固态扩散比液体扩散慢很多（约数亿年），故以进炉管加高温的方式，使扩散在数小时内完成。
49 DI WATER 去离子水 IC制造过程中，常需要用盐酸容易来蚀刻、清洗芯片。这些步骤之后又需利用水把芯片表面残留的盐酸清除，故水的用量相当大。然而IC。工业用水，并不是一般的自来水或地下水，而是自来水或地下水经过一系列的纯化而成。原来自来水或地下水中含有大量的细菌、金属离子级PARTICLE，经厂务的设备将之杀菌、过滤和纯化后，即可把金属离子等杂质去除，所得的水即称为〝去离子水〞，专供IC制造之用。
50 DOPING 参入杂质 为使组件运作，芯片必须参以杂质，一般常用的有：1.预置：在炉管内通以饱和的杂质蒸气，使芯片表面有一高浓度的杂质层，然后以高温使杂质驱入扩散；或利用沉积时同时进行预置。2.离子植入：先使杂质游离，然后加速植入芯片。
51 DRAM , SRAM 动态,静态随机存取内存 随机存取记忆器可分动态及静态两种，主要之差异在于动态随机存取内存（DRAM），在一段时间（一般是0.5ms～5ms）后，资料会消失，故必须在资料未消失前读取元资料再重写（refresh），此为其最大缺点，此外速度较慢也是其缺点，而DRAM之最大好处为，其每一记忆单元（bit）指需一个Transistor（晶体管）加一个Capacitor（电容器），故最省面积，而有最高之密度。而SRAM则有不需重写、速度快之优点，但是密度低，每一记忆单元（bit）有两类：A.需要六个Transistor（晶体管），B.四个Transistor（晶体管）加两个Load resistor（负载电阻）。由于上述之优缺点，DRAM一般皆用在PC（个人计算机）或其它不需高速且记忆容量大之记忆器，而SRAM则用于高速之中大型计算机或其它只需小记忆容量。如监视器（Monitor）、打印机（Printer）等外围控制或工业控制上。
52 DRIVE IN 驱入 离子植入（ion implantation）虽然能较精确地选择杂质数量，但受限于离子能量，无法将杂质打入芯片较深（um级）的区域，因此需借着原子有从高浓度往低浓度扩散的性质，在相当高的温度去进行，一方面将杂质扩散道教深的区域，且使杂质原子占据硅原子位置，产生所要的电性，另外也可将植入时产生的缺陷消除。此方法称之驱入。在驱入时，常通入一些氧气，因为硅氧化时，会产生一些缺陷，如空洞（Vacancy），这些缺陷会有助于杂质原子的扩散速度。另外，由于驱入世界原子的扩散，因此其方向性是各方均等，甚至有可能从芯片逸出（out-diffusion），这是需要注意的地方。
53 E-BEAM LITHOGRAPHY 电子束微影技术 目前芯片制作中所使用之对准机，其曝光光源波长约为（365nm～436nm），其可制作线宽约1μ之IC图形。但当需制作更细之图形时，则目前之对准机，受曝光光源波长之限制，而无法达成，因此在次微米之微影技术中，及有用以电子数为曝光光源者，由于电子束波长甚短（～0.1A），故可得甚佳之分辨率，作出更细之IC图型，此种技术即称之电子束微影技术。电子束微影技术，目前已应用于光罩制作上，至于应用于光芯片制作中，则仍在发展中。
54 EFR（EARLY FAILURE RATE） 早期故障率 Early Failure Rate是产品可靠度指针，意谓IC到客户手中使用其可能发生故障的机率。当DRAM生产测试流程中经过BURN-IN高温高压测试后，体质不佳的产品便被淘汰。为了确定好的产品其考靠度达到要求，所以从母批中取样本做可靠度测试，试验中对产品加高压高温，催使不耐久的产品故障，因而得知产品的可靠度。故障机率与产品生命周期之关系类似浴缸，称为Bathtub Curve.
55 ELECTROMIGRATION 电子迁移 所谓电子迁移，乃指在电流作用下金属的质量会搬动，此系电子的动量传给带正电之金属离子所造成的。当组件尺寸越缩小时，相对地电流密度则越来越大；当此大电流经过集成电路中之薄金属层时，某些地方之金属离子会堆积起来，而某些地方则有金属空缺情形，如此一来，堆积金属会使邻近之导体短路，而金属空缺则会引起断路。材料搬动主要原动力为晶界扩散。有些方法可增加铝膜导体对电迁移之抗力，例如：与铜形成合金，沉积时加氧等方式。
56 ELECTRON/HOLE 电子/ 电洞 电子是构成原子的带电粒子，带有一单位的负电荷，环绕在原子核四周形成原子。垫洞是晶体中在原子核间的共享电子，因受热干扰或杂质原子取代，电子离开原有的位置所遗留下来的“空缺”因缺少一个电子，无法维持电中性，可视为带有一单位的正电荷。
57 ELLIPSOMETER 椭圆测厚仪 将已知波长之射入光分成线性偏极或圆偏极，照射在待射芯片，利用所得之不同椭圆偏极光之强度讯号，以Fourier分析及Fresnel方程式，求得待测芯片模厚度
58 EM（ELECTRO MIGRATION TEST） 电子迁移可靠度测试 当电流经过金属导线，使金属原子获得能量，沿区块边界（GRAIN Bounderies）扩散（Diffusion），使金属线产生空洞（Void），甚至断裂，形成失效。其对可靠度评估可用电流密度线性模型求出：AF=【J（stress）/J（op）】n×exp【Ea/Kb （1/T（op）- 1/T（stress））】TF=AF×T（stress）
59 END POINT DETECTOR 终点侦测器 在电浆蚀刻中，利用其反应特性，特别设计用以侦测反应何时完成的一种装置。一般终点侦测可分为下列三种：A.雷射终点侦测器（Laser Endpoint Detector）： 利用雷射光入射反应物（即芯片）表 面，当时颗发生时，反应层之厚度会逐渐减少，因而反射光会有干扰讯号产生，当蚀刻完成时，所接收之讯号亦已停止变化，即可测得终点。B.激发光终点侦测器（Optical Emission End Point Detector） 用一光谱接受器，接受蚀刻反应中某一反应副产物（Byproduct）所激发之光谱，当蚀刻反应逐渐完成，此副产物减少，光谱也渐渐变弱，即可侦测得其终点。C.时间侦测器：直接设定反应时间，当时间终了，即结束其反应。
60 ENERGY 能量 能量是物理学之专有名词。例如：B比A之电压正100伏，若在A板上有一电子受B版正电吸引而加速跑到B版，这时电子在B版就比在A版多了100电子伏特的能量。
61 EPI WAFER 磊晶芯片 磊晶系在晶体表面成长一层晶体。
62 EPROM（ERASABLE-PROGRAMMABLE ROM） 电子可程序只读存储器 MASK ROM内所存的资料，是在 FAB 内制造过程中便已设定好，制造完后便无法改变，就像任天堂游戏卡内的MASK ROM，存的是金牌玛丽就无法变成双截龙。而EPROM是在ROM内加一个特殊结构叫A FAMDS，它可使ROM内的资料保存，但当紫外光照到它时，它会使 ROM内的资料消失。每一个晶忆单位都归口。然后工程人员再依程序的规范，用30瓦左右的电压将0101….资料灌入每一个记忆单位。如此就可灌电压、紫外光重复使用，存入不同的资料。也就是说如果任天堂卡内使用的是EPROM，那麽你打腻了金牌玛丽，然后灌双截龙的程序进去，卡匣就变成双截龙卡，不用去交换店交换了。
63 ESDELECTROSTATIC DAMAGEELECTROSTATIC DISCHARGE 静电破坏静电放电 1自然界之物质均由原子组成，而原子又由质子、中子及电子组成。在正常状态下，物质成中性，而在日常活动中，会使物质失去电子，或得到电子，此即产生一静电，得到电子之物质为带负静电，失去电子即带正静电。静电大小会随着日常的工作环境而有所不同。如下表所示。活动情形 静 电 强 度 （Volt）
10－20﹪相对湿度 65-95﹪相对湿度
走过地毯走过塑料地板在以子上工作拿起塑料活页夹，袋拿起塑料带工作椅垫摩擦 35,00012,0006,0007,00020,00018,000 1,5002501006001,00015,000
表1 日常工作所产生的静电强度表2.当物质产生静电后，随时会放电，弱放到子组件上，例如IC，则会将组件破坏而使不能正常工作，此即为静电破坏或静电放电。3.防止静电破坏方法有二：A.在组件设计上加上静电保护电路。B.在工作环境上减少静电，例如工作桌之接地线，测试员之静电环。载运送上使用防静电胶套及海绵等等。
64 ETCH 蚀刻 在集成电路的制程中，常需要将整个电路图桉定义出来，其制造程序通常是先长出或盖上一层所需要之薄膜，在利用微影技术在这层薄膜上，以光阻定义出所欲制造之电路图桉，再利用化学或物理方式将不需要之部分去除，此种去除步骤便称为蚀刻（ETCH）一般蚀刻可分为湿性蚀刻（WET ETCH）及干性蚀刻（DRY ETCH）两种。所谓干性蚀刻乃是利用化学品（通常是盐酸）与所欲蚀刻之薄膜起化学反应，产生气体或可溶性生成物，达到图桉定义之目的。而所谓干蚀刻，则是利用干蚀刻机台产生电浆，将所欲蚀刻之薄膜反映产生气体由PUMP抽走，达到图桉定义之目的。
65 EXPOSURE 曝光 其意义略同于照相机底片之感光在集成电路之制造过程中，定义出精细之光组图形为其中重要的步骤，以运用最广之5X STEPPER为例，其方式为以对紫外线敏感之光阻膜作为类似照相机底片，光罩上则有我们所设计之各种图形，以特殊波长之光线（G-LINE 436NM）照射光罩后，经过缩小镜片（REDUCTION LENS）光罩上之图形则成5倍缩小，精确地定义在底片上（芯片上之光阻膜）经过显影后，即可将照到光（正光阻）之光阻显掉，而得到我们想要之各种精细图形，以作为蚀刻或离子植入用。因光阻对于某特定波长之光线特别敏感，故在黄光室中早将一切照明用光元过滤成黄色，以避免泛白光源中含有对光阻有感光能力之波长成分在，这一点各相关人员应特别注意，否则会发生光线污染现象，而扰乱精细之光阻图。
66 FABRICATION（FAB） 制造 Fabrication为“装配”或“制造”之意，与Manufacture意思一样，半导体制造程序，其步骤繁多，且制程复杂，需要有非常精密的设备和细心的作业，才能达到吴缺点的品质。FAB系Fabrication之缩写，指的是“工厂”之意。我们常称FIB为“晶圆区”，例如：进去“FAB”之前需穿上防尘衣。
67 FBFC（FULL BIT FUNCTION CHIP） 全功能芯片 由于产品上会有缺陷，所以有些芯片无法全功能工作。因此须要雷射修补前测试，以便找到缺陷位置及多寡，接着就能利用雷射修补，将有缺陷的芯片修补成全功能的芯片。《当缺陷超过一定限度时，无法修补成全功能芯片》
68 FIELD/MOAT 场区 FIELD直译的意思是〝场〞，足球场和武道场等的场都叫做FIELD。它的含意就是一个有专门用途的区域。在IC内部结构中，有一区域是隔离电场的地方，通常介于两个MOS晶体管之间，称为场区。场区之上大部分会长一层厚的氧化层。
69 FILTRATION 过滤 用过滤器（FILTER，为一半透膜折叠而成）将液体或气体中的杂质给过滤掉，此称为FILTRATION【过滤】因IC制造业对洁净式的要求是非常严格的，故各种使用的液体或气体，必须借着一个PUMP制造压差来完成，如何炫则一组恰当的过滤器及PUMP是首要的课题。
70 FIT（FAILURE IN TIME） FIT适用以表示产品可靠度的单位FIT=1Eailure in 10 9 Device-Hours例如1000 Device 工作1000Hours后1 Device故障，则该产品的可靠度为：（1Failure）/（1000 Devices*1000 Hours）=1000 FITs
71 FOUNDRY 客户委托加工 客户委托加工主要是接受客户委托，生产客户自有权利的产品，也就是客户提供光罩，由SMIC来生产制造，在将成品出售给客户，指收取代工过程费用，这种纯粹代工，不涉及销售的方式在国际间较通常的称呼就是硅代工（Silicon Foundry）。
72 FOUR POINT PROBE 四点侦测 ·是量测芯片片阻值（Sheet Resistance）RS的仪器。·原理如下：有ABCD四针，A、D间通以电流I，B、C两针量取电压差（△V），则RS=K. △V/I K是常数比例和机台及针尖距离有关
73 F/S（FINESONIC CLEAN） 超音波清洗 超音波清洗的主要目的是用来去除附着在芯片表面的灰尘，其反应机构有二：1. 化学作用：利用SC-1中的NH4OH，H2O2与Silicon表面反应，将灰尘剥除。2. 2.物理作用：利用频率800KHz，功率450W×2的超音波震荡去除灰尘。
74 FTIR 傅氏转换红外线光谱分析仪 FTIR乃利用红外线光谱经傅利叶转换进而分析杂质浓度的光谱分析仪器。目的：·已发展成熟，可Routine应用者，计 有： A.BPSG/PSG之含磷、含硼量预测。 B.芯片之含氧、含碳量预测。 C.磊晶之厚度量测。·发展中需进一步Setup者有： A.氮化硅中氢含量预测。 B.复晶硅中含氧量预测。 C.光阻特性分析。FTIR为一极便利之分析仪器，STD的建立为整个量测之重点，由于其中多利用光学原理、芯片状况（i.e.晶背处理状况）对量测结果影响至钜。
75 FTY（FINAL TEST YIELD） 在晶圆出厂后，必须经过包装及T1（断/短路测试），Burn -in（烧结），T3（高温功能测试），T4（低温功能测试），QA测试，方能销售、出货至客户手中。在这段漫长而繁杂的测试过程中，吾人定义Final Test Yield 为：T1 Yield* Burn –in Yield*T3 Yield*T4 Yield
76 FUKE DEFECT 成因为硅化物之氧化，尤其是以水蒸气去致密化PBSG时会发生，造成闸极（Poly Gate）与金属间的短路。硅化物之氧化可分为二类型：（以TiSi2）1. 热力学观点SiO2是最稳定，故Si 扩散至TiSi2之表面时会与水反应成SiO2而非TiO2。2. 动力学观点而言，当Si不足时则会形成TiO2而将TiSi2分解。
77 GATE OXIDE 闸极氧化层 GATE OXIDE是MOSFET（金氧半场效晶体管）中相当重要的闸极之下的氧化层。此氧化层厚度较薄，且品质要求也较严格。
78 GATE VALVE 闸阀 用来控制气体压力之控制装置。通常闸阀开启越大，气体于反应室内呈现之压力较低；反之，开启越小，压力较高。
79 GEC（GOOD ELECTRICAL CHIP） 优良电器特性芯片 能够合于规格书（Data Book）上所定义电器特性的芯片。这些芯片才能被送往芯片包装工厂制成成品销售给客户。
80 GETTERING 吸附 “Gettering”系于半导体制程中，由于可能受到晶格缺陷（Crystal Defect）或金属类杂质污染等之影响，造成组件接口之间可能有漏电流（Junction Leakage）存在，而影响组件特性；如何将这些晶格缺陷、金属杂质摒除解决的种种技术上作法，就叫做 ”Gettering”吸附。吸附一般又可分 “内部的吸附”---Intrinsic Gettering 及 “外部的吸附”---Extrinsic Gettering。前者系在下线制造之前先利用特殊高温步骤让晶圆表面的「晶格缺陷或含氧量」尽量降低。后者系利用外在方法如：晶背伤言、磷化物（POCl3）预置ETC将晶圆表面的缺陷及杂质等尽量吸附到晶圆背面。两者均可有效改善上述问题。
81 G-LINE G-光线 G-line系指一种光波的波长，多系水银灯所发出之光波波长之一，其波长为436nm。G-line之光源，最常作为Stepper所用之水银灯，本来系由许多不同之波长的光组成，利用一些Mirror和Filter反射、过滤的结果，会将其它波长之光过滤掉，仅余G-line作为曝光用。使用单一波长作为曝光光源可以得到较佳的能量控制和解吸力，但由于其为单色波故产生之驻波效应（Standing Wave）对光阻图桉产生很大的影响。在选择最佳光阻厚度，以府合驻波效应，成为G-line Standing最要的工作之一。
82 GLOBAL ALIGNMENT 整片性对准与计算 Global Alignment系指整片芯片在曝光前，先作整片性之对准与计算，然后接着可做整片芯片之曝光。·GLOBAL ALIGNMENT分为两种：1普通的Global Alignment：每片芯片共对准左右两点。2 Advance Global Alignment：每片芯片对准预先设定好之指定数个Field的对准键，连续对准完毕并晶计算机计算后，才整片曝光。
83 GOI（GATE OXIDE INTEGRITY） 闸极氧化层完整性 半导体组件中，闸极氧化层的完整与否关系着电容上电荷的存放能力，故需设计一适当流程，其主要目的在侧闸极氧化层之崩溃电压（breakdown voltage）、有效氧化层厚度等，以彷真闸极氧化层的品质及可信赖度，通常即以此崩溃电压值表示GOI的优劣程度。
84 GRAIN SIZE 颗粒大小 一种晶体材料形成后，从微观的角度来看，材料都是一大堆颗粒垒叠在一起而成。这些颗粒有大有小，尺寸不一。而且材料的特性也会因为颗粒大小而变化，故常要注意其大小变化。
85 GRR STUDY（GAUGE REPEATABILITY AND REPRODUUCIBILITY） 测量仪器重复性与再现性之研究 将良策仪器的重复性—一其本身的变异，再现性—操作人本身的变异，用统计的方法算出，以判断量测仪器是否符合制程参数控制之需要。
86 H2SO4 硫酸 Suifuric Acid硫酸，为目前最广泛使用的工业化学品。强力腐蚀性、浓稠、油状液体，依纯度不同，由无色至暗棕色，与水以各种不同比例互溶，甚具活性。溶解大部分的金属。浓硫酸具氧化、脱水、磺化大部分的有机化合物，常常引起焦黑。比重1.84，沸点315℃。与水溷合时需格外小心，由于放热引起爆炸性的溅泼，永远是将酸加到水中，而非加水至酸中。不小心被溅到，用大量水冲洗。目前在线上，主要用于SO清洗及光阻去除。
87 H3PO4 磷酸 PHOSPHORIC ACID 磷酸无色无谓起泡液体或透明晶形固体。依温度、浓度而定。在20℃50﹪及75﹪强度为易流动液体，85﹪为似糖浆，100﹪酸为晶体。比重1.834，熔点42.35℃。在213℃失去Y2 H2O，形成焦磷酸。溶于水、乙醚，能腐蚀铁及合金。对皮肤、眼睛有刺激性，不小心溅到，可用水冲洗。目前磷酸用于SI3N4的去除，浓度是85﹪，沸点156℃，SI3N4与SIO2的蚀刻比约为30：1。
88 HCL 氯化氢（盐酸） Hydrochloric Acid盐酸，为无色或澹黄色，发烟，刺激性液体。氯化氢的水溶液。盐酸是一种强烈酸性及高腐蚀性酸。市面出售之”浓”或发烟酸含有氯化氢38%，比重1.19。氯化氢溶解在水中有各种不同的浓度。可溶于水、酒精、苯、不可燃。用途广泛。可用于食品加工、金属之酸洗与清洁、工业酸化、一般之清洗、实验试药。不小心被溅到，用大量水冲洗。目前线上，主要用于RCA清洗。
89 HEPA 高效率过滤器 HEPA（High Efficiency Particulate Air Filter）为洁净室内用以滤去微粒之装置，一般以玻璃纤维制成，可将0.1μm 或0.3μm以上之微粒滤去99.97﹪， 压力损失约12.5㎜H2O。层流台能保持Class100以下之洁净度，即靠HEPA达成。目前除层流台使用HEPA外，其它如烤箱、旋转机，为了达到控制Particle的效果，也都装有HEPA之设计。
90 HILLOCK 凸起物 金属溅镀后为使金属与硅基（Si-Substrate）有良好的欧姆式接触需先经融合过程，在融合过程中因铝与硅的热膨胀系数不同（铝将会膨胀较快），而造成部分的铝无法向外扩张只得向上膨胀造成小山丘状的 ”凸起物”--Hillock。
91 HMDS HMDS蒸镀 HMD原为化学药品HexaMethylDiSilazane的缩写，在此则是指芯片在上光阻前的一个预先处理步骤。HMDS蒸镀就是利用惰性气体（例如氮气）带着HMDS的蒸汽通过芯片表面，而在芯片表面形成一层薄膜。其目的在于：A.消除芯片表面的微量水分。B.防止空气中的水汽再次吸附于晶面C.增加光阻剂（尤其是正光阻）对于晶 面的附着能力，进而减少在尔后之显 影过程中产生掀起，或是在蚀刻时产 生了”Undercutting”的现象。目前在规范中规定于HMDS蒸镀完4小时内需上光阻以确保其功能。
92 HNO3 硝酸 NITRIC ACID硝酸透明、无色或微黄色、发烟、易吸湿之腐蚀性液体，能腐蚀大部分金属。歧黄色是由于曝光所产生之二氧化氮，为强氧化剂，可与水溷合，沸点78℃，比重1.504。IC产业中硝酸用于清洗炉管，但对皮肤有腐蚀性，为强氧化剂，与有机物接触有起火危险。清洗炉管用。
93 HOT ELECTRON EFFECT 热电子效应 在VLST的时代，Short Channel Devices势在必行，而目前一般Circuit 应用上又未打算更改Supply Voltage；如此一来，VG=VD S=5V情况下，将造成Impact Ionization（撞击游离化）现象发生于Drain邻近区域。伴随而生之Electron-Hole pairs（电子电洞对），绝大部分经由Drain（Electrons）or Sub.（Holes）导流掉。但基于统计观点，总会有少部分Electrons（i.e. Hot-Electrons）所具Energy，足以克服Si-SiO2之Barrier Height（能障），而射入SiO2且深陷（Trap）其中。另亦有可能在Hot-Electrons射入过程中打断Si-H键结，而形成Interface Trap 于Si-SiO2接口。不论遵循上述二者之任一，均将导致NMOS Performance的退化（Degradation）现象。
94 I-LINE STEPPER I-LINE步进对准曝光机 当光罩与芯片对准后，利用365nm之波长为光源，将预坐在光罩上图形以M：1之比例，一步一步的重复曝光至芯片上之机器。
95 IMPURITY 杂质 纯粹的硅市金刚石结构，在室温下不易导电。这时如加一些B11或As 7 5取代硅的位置，就会产生“电洞”或“载子”，加以偏压后就可轻易导电。加入的东西即称为杂质。
96 INTEGRATED CIRCUIT（IC） 集成电路 集成电路是一九五八年由美国德州仪器公司所发明的。他是将一个完整的电子电路处理在一块小小的硅芯片上，然后再以金属联机与外在引线相接，外加陶瓷或塑料包装的装置，由于它能将原本需要许多零件的电子电路集中缩小，因此被称为集成电路。它具备优于传统电子电路的三个特性：体积小、廉价、可靠。依照其集积化的程度可区分为小型（SSI）、中型（MSI）、大型（LSI）、超大型（VLSI）集成电路。
97 ION IMPLANTER 离子植入机 在IC制程中有时需要精确地控制杂质的浓度及深度，此时即不宜由扩散之方式为之，故以”离子植入机”解离特定气体后调整离子束电流（Beam Current），计算电流X时间得到所植入杂质的浓度并利用加速电压控制植入的深度。
98 ION IMPLANTATION 离子植入 1. 由于加速器集真空技术的发展，离子布植机成为本世纪高科技产品之一，取代了早先的预置制程。2. 其好处有：2-1可精确控制剂量。2-2在真空下操作，可免除杂质污染。2-3可精确控制植入的深度。2-4是一种低温的制程。2-5 只要能游离，任何离子皆可植入
99 ISOTROPIC ETCHING 等向性蚀刻 在蚀刻反应中，除了纵向反应发生外，横向反应亦同时发生，此总蚀刻即称之为等向性蚀刻。一般化学湿蚀刻多发生此种现象。干式蚀刻，其实刻后的横截面具有异向性蚀刻特性（Anisotropic），即可得到较陡的图形。
100 ITY（INTEGRATED TEST YIELD） 为界定产品从wafer fab至组装、测试所有流程的良率，其定义为：INTEGRATED TEST YIELD=Wafer Yield*MPY*ATYNote：MPY:Multi-Probe Yield ATY:Assembly Test Yield
101 LATCH UP 栓锁效应 当VLSI线路密度增加，Latch-Up之故障模式于MOS VLSI中将愈来愈严重，且仅发生于 CMOS电路，所有COMS电路西寄生晶体管所引起的LATCH-UP问题称之为SCR (SILICON-CONYROLLED RECTIFIER）LATCH-UP，在S1基体内CMOS中形成两个双截子晶体管P-N-P-N形式的路径，有如一个垂直的P+-N-P与一个水平N+-P-N晶体管组合形成于CMOS反向器，如果电压降过大或受到外界电压、电流或光的触发时，将造成两个晶体管互相导过而短路，严重的话将使IC烧毁，故设计CMOS路防止LATCH-UP的发生是当前IC界最重要的课题。
102 LAYOUT 布局 此名词用在IC设计时，是指将设计者根据客户需求所设计之线路，经由CAD（计算机辅助设计），转换成实际制作IC时，所需要之光罩布局，以便去制作光罩。因此此一布局工作，关系到光罩制作出后是和原设计者之要求符何，因此必须根据一定之规则，好比一场游戏一样，必须循一定之规则，才能顺利完成，而布局完成后之图形便是IC工厂制作时所看到的光罩图形。
103 LOAD LOCK 传送室 用来隔绝反应室与外界大器直接接触，以确保反应室内之洁净，降低反应是受污染之程度。一般用于电浆蚀刻及金属溅度等具有真空反应室之设备。
104 LOT NUMBER 批号 批号乃是为线上所有材料之身份证，KEY IN批号如同申报流动户口，经由COMAX系统藉以管制追踪每批材料之所在站别，并得以查出每批材料之详细相关资料，固为生产过程中之重要步骤。批号为7，其编排方法如下： X X X X X 年码 流水序号92 0000193 0000294 00003以下类推※批号之产生乃于最投片时由SMS系统自动产生。
105 LPCVD（LOW PRESSURE） 低压化学气相沉积 LPCVD的全名是Low Pressure Chemical Vapor Deposition，即低压化学气相沉积。这是一种沉积方法。在IC制程中，主要在生成氮化硅、复晶硅、二氧化硅及非晶硅等不同材料。
106 LP SINTER 低压烧结 低压烧结（Low Pressure Sinter, LP Sinter），指在低于大气压力下（一般为50 Pa或更地），加热组件。目地在使金属膜内之原子，籍由热运动重新排列，以减少原有之晶格缺陷，形成较佳之金属结晶颗粒以增加膜之品质。由于在低压下热传导之途径主要为辐射（Radiation）而非对流（Convection）或传导（Conduction），因此控温之方式须选以加热线圈为监控温度（Spike Control）而非实际芯片或管内之温度（Profile Control），以避免过热（Over-Shooting）之现象。
在半导体程制中,湿制程(wet processing)分那二大頪?
答：(1) 晶圆洗净(wafer cleaning) (2) 湿蚀刻(wet etching).
晶圆洗净(wafer cleaning)的设备有那几种?
答：(1) Batch type(immersion type): a) carrier type b)Cassetteless type (2) Single wafer type(spray type)
晶圆洗净(wafer cleaning)的目的为何?
答：去除金属杂质,有机物污染及微尘.
半导体制程有那些污染源?
答：(1) 微粒子(2) 金属(3) 有机物(4) 微粗糙(5) 天生的氧化物
RCA清洗制程目的为何?
答：于微影照像后,去除光阻,清洗晶圆,并做到酸碱中和,使晶圆可进行下一个制程.
洗净溶液 APM(SC-1)--> NH4OH:H2O2:H2O的目的为何?
答：去除微粒子及有机物
洗净溶液 SPM--> H2SO4:H2O2:H2O的目的为何?
答：去除有机物
洗净溶液 HPM(SC-2)--> HCL:H2O2:H2O的目的为何?
答：去除金属
洗净溶液 DHF--> HF:H2O(1:100~1:500)的目的为何?
答：去除自然氧化膜及金属
洗净溶液 FPM--> HF:H2O2:H2O的目的为何?
答：去除自然氧化膜及金属
洗净溶液 BHF(BOE)--> HF:NH4F的目的为何?
答：氧化膜湿式蚀刻
洗净溶液 热磷酸--> H3PO4的目的为何?
答：氮化膜湿式蚀刻
0.25微米逻辑组件有那五种标准清洗方法?
答：(1) 扩散前清洗(2) 蚀刻后清洗(3) 植入后清洗(4) 沉积前洗清 (5) CMP后清洗
超音波刷洗(ultrasonic scrubbing)目的为何?
答：去除不溶性的微粒子污染
何谓晶圆盒(POD)清洗?
答：利用去离子水和界面活性剂(surfactant),除去晶圆盒表面的污染.
高压喷洒(high pressure spray)或刷洗去微粒子在那些制程之后?
答：(1) 锯晶圆(wafer saw) (2) 晶圆磨薄(wafer lapping) (3) 晶圆抛光(wafer polishing) (4) 化学机械研磨
晶圆湿洗净设备有那几种?
答：(1) 多槽全自动洗净设备 (2) 单槽清洗设备 (3) 单晶圆清洗设备.
单槽清洗设备的优点?
答：(1) 较佳的环境制程与微粒控制能力. (2) 化学品与纯水用量少. (3) 设备调整弹性度高.
单槽清洗设备的缺点?
答：(1) 产能较低. (2) 晶圆间仍有互相污染
单晶圆清洗设备未来有那些须要突破的地方?
答：产能低与设备成熟度
1 Active Area 主动区（工作区） 主动晶体管（ACTIVE TRANSISTOR）被制造的区域即所谓的主动区（ACTIVE AREA）。在标准之MOS制造过程中ACTIVE AREA是由一层氮化硅光罩即等接氮化硅蚀刻之后的局部场区氧化所形成的，而由于利用到局部场氧化之步骤，所以ACTIVE AREA会受到鸟嘴（BIRD’S BEAK）之影响而比原先之氮化硅光罩所定义的区域来的小，以长0.6UM之场区氧化而言，大概会有0.5UM之BIRD’S BEAK存在，也就是说ACTIVE AREA比原在之氮化硅光罩所定义的区域小0.5UM。
2 ACTONE 丙酮 1. 丙酮是有机溶剂的一种，分子式为CH3COCH3。2. 性质为无色，具刺激性及薄荷臭味之液体。3. 在FAB内之用途，主要在于黄光室内正光阻之清洗、擦拭。4. 对神经中枢具中度麻醉性，对皮肤黏膜具轻微毒性，长期接触会引起皮肤炎，吸入过量之丙酮蒸汽会刺激鼻、眼结膜及咽喉黏膜，甚至引起头痛、恶心、呕吐、目眩、意识不明等。5. 允许浓度1000PPM。
3 ADI 显影后检查 1.定义：After Developing Inspection 之缩写2.目的：检查黄光室制程；光阻覆盖→对准→曝光→显影。发现缺点后，如覆盖不良、显影不良…等即予修改，以维护产品良率、品质。3.方法：利用目检、显微镜为之。
4 AEI 蚀刻后检查 1. 定义：AEI即After Etching Inspection，在蚀刻制程光阻去除前及光阻去除后，分别对产品实施全检或抽样检查。2.目的：2-1提高产品良率，避免不良品外流。2-2达到品质的一致性和制程之重复性。2-3显示制程能力之指针2-4阻止异常扩大，节省成本3.通常AEI检查出来之不良品，非必要时很少作修改，因为重去氧化层或重长氧化层可能造成组件特性改变可靠性变差、缺点密度增加，生产成本增高，以及良率降低之缺点。
5 AIR SHOWER 空气洗尘室 进入洁净室之前，需穿无尘衣，因在外面更衣室之故，无尘衣上沾着尘埃，故进洁净室之前，需经空气喷洗机将尘埃吹掉。
6 ALIGNMENT 对准 1. 定义：利用芯片上的对准键，一般用十字键和光罩上的对准键合对为之。2. 目的：在IC的制造过程中，必须经过6~10次左右的对准、曝光来定义电路图桉，对准就是要将层层图桉精确地定义显像在芯片上面。3. 方法：A.人眼对准B.用光、电组合代替人眼，即机械式对准。
7 ALLOY/SINTER 熔合 Alloy之目的在使铝与硅基(Silicon Substrate)之接触有Ohmic特性，即电压与电流成线性关系。Alloy也可降低接触的阻值。
8 AL/SI 铝/硅 靶 此为金属溅镀时所使用的一种金属合金材料利用Ar游离的离子，让其撞击此靶的表面，把Al/Si的原子撞击出来，而镀在芯片表面上，一般使用之组成为Al/Si (1%)，将此当作组件与外界导线连接。
9 AL/SI/CU 铝/硅 /铜 金属溅镀时所使用的原料名称，通常是称为TARGET，其成分为0.5﹪铜，1﹪硅及98.5﹪铝，一般制程通常是使用99﹪铝1﹪硅，后来为了金属电荷迁移现象（ELEC TROMIGRATION）故渗加0.5﹪铜，以降低金属电荷迁移。
10 ALUMINUN 铝 此为金属溅镀时所使用的一种金属材料，利用Ar游离的离子，让其撞击此种材料做成的靶表面，把Al的原子撞击出来，而镀在芯片表面上，将此当作组件与外界导线之连接。
11 ANGLE LAPPING 角度研磨 Angle Lapping 的目的是为了测量Junction的深度，所作的芯片前处理，这种采用光线干涉测量的方法就称之Angle Lapping。公式为Xj=λ/2 NF即Junction深度等于入射光波长的一半与干涉条纹数之乘积。但渐渐的随着VLSI组件的缩小，准确度及精密度都无法因应。如SRP(Spreading Resistance Prqbing)也是应用Angle Lapping的方法作前处理，采用的方法是以表面植入浓度与阻值的对应关系求出Junction的深度，精确度远超过入射光干涉法。
12 ANGSTRON 埃 是一个长度单位，其大小为1公尺的百亿分之一，约为人的头发宽度之五十万分之一。此单位常用于IC制程上，表示其层（如SiO2，Poly，SiN….）厚度时用。
13 APCVD（ATMOSPRESSURE） 常压化学气相沉积 APCVD为Atmosphere(大气)，Pressure(压力)，Chemical(化学)，Vapor(气相)及Deposition(沉积)的缩写，也就是说，反应气体（如SiH4(g)，B2H6(g)，和O2(g)）在常压下起化学反应而生成一层固态的生成物（如BPSG）于芯片上。
14 AS75 砷 自然界元素之一；由33个质子，42个中子即75个电子所组成。半导体工业用的砷离子（As＋）可由AsH3气体分解得到。砷是N-TYPE DOPANT 常用作N-场区、空乏区及S/D植入。
15 ASHING，STRIPPING 电浆光阻去除 1. 电浆预处理，系利用电浆方式（Plasma），将芯片表面之光阻加以去除。2. 电浆光阻去除的原理，系利用氧气在电浆中所产生只自由基（Radical）与光阻（高分子的有机物）发生作用，产生挥发性的气体，再由帮浦抽走，达到光阻去除的目的。3. 电浆光组的产生速率通常较酸液光阻去除为慢，但是若产品经过离子植入或电浆蚀刻后，表面之光阻或发生碳化或石墨化等化学作用，整个表面之光阻均已变质，若以硫酸吃光阻，无法将表面已变质之光阻加以去除，故均必须先以电浆光阻去除之方式来做。
16 ASSEMBLY 晶粒封装 以树酯或陶瓷材料，将晶粒包在其中，以达到保护晶粒，隔绝环境污染的目的，而此一连串的加工过程，即称为晶粒封装（Assembly）。封装的材料不同，其封装的作法亦不同，本公司几乎都是以树酯材料作晶粒的封装，制程包括：芯片切割→晶粒目检→晶粒上「架」（导线架，即Lead frame）→焊线→模压封装→稳定烘烤（使树酯物性稳定）→切框、弯脚成型→脚沾锡→盖印→完成。以树酯为材料之IC，通常用于消费性产品，如计算机、计算器，而以陶瓷作封装材料之IC，属于高性赖度之组件，通常用于飞弹、火箭等较精密的产品上。
17 BACK GRINDING 晶背研磨 利用研磨机将芯片背面磨薄以便测试包装，着重的是厚度均匀度及背面之干净度。一般6吋芯片之厚度约20mil～30 mil左右，为了便于晶粒封装打线，故需将芯片厚度磨薄至10 mil ～15mil左右。
18 BAKE, SOFT BAKE,HARD BAKE 烘烤，软烤，预烤 烘烤（Bake）：在集成电路芯片上的制造过程中，将芯片至于稍高温（60℃～250℃）的烘箱内或热板上均可谓之烘烤，随其目的的不同，可区分微软烤（Soft bake）与预烤（Hard bake）。软烤（Soft bake）：其使用时机是在上完光阻后，主要目的是为了将光阻中的溶剂蒸发去除，并且可增加光阻与芯片之附着力。预烤（Hard bake）：又称为蚀刻前烘烤（pre-etch bake），主要目的为去除水气，增加光阻附着性，尤其在湿蚀刻（wet etching）更为重要，预烤不全长会造成过蚀刻。
19 BF2 二氟化硼 ·一种供做离子植入用之离子。·BF2 ＋是由BF3 ＋气体晶灯丝加热分解成：B10、B11、F19、B10F2、B11F2 。经Extract拉出及质谱磁场分析后而得到。·是一种P-type 离子，通常用作VT植入（闸层）及S/D植入。
20 BOAT 晶舟 Boat原意是单木舟，在半导体IC制造过程中，常需要用一种工具作芯片传送、清洗及加工，这种承载芯片的工具，我们称之为Boat。一般Boat有两种材质，一是石英、另一是铁氟龙。石英Boat用在温度较高（大于300℃）的场合。而铁氟龙Boat则用在传送或酸处理的场合。
21 B.O.E 缓冲蚀刻液 BOE是HF与NH4F依不同比例溷合而成。6:1 BOE蚀刻即表示HF：NH4F=1：6的成分溷合而成。HF为主要的蚀刻液，NH4F则作为缓冲剂使用。利用NH4F固定〔H＋〕的浓度，使之保持一定的蚀刻率。HF会浸蚀玻璃及任何含硅石的物质，对皮肤有强烈的腐蚀性，不小心被溅到，应用大量水冲洗。
22 BONDING PAD 焊垫 焊垫－晶利用以连接金线或铝线的金属层。在晶粒封装（Assembly）的制程中，有一个步骤是作“焊线”，即是用金线（塑料包装体）或铝线（陶瓷包装体）将晶粒的线路与包装体之各个接脚依焊线图（Bonding Diagram）连接在一起，如此一来，晶粒的功能才能有效地应用。由于晶粒上的金属线路的宽度即间隙都非常窄小，（目前SIMC所致的产品约是微米左右的线宽或间隙），而用来连接用的金线或铝线其线径目前由于受到材料的延展性即对金属接线强度要求的限制，祇能做到1.0～1.3mil（25.4～33j微米）左右，在此情况下，要把二、三十微米的金属线直接连接到金属线路间距只有3微米的晶粒上，一定会造成多条铝线的接桥，故晶粒上的铝路，在其末端皆设计成一个约4mil见方的金属层，此即为焊垫，以作为接线使用。焊垫通常分布再晶粒之四个外围上（以粒封装时的焊线作业），其形状多为正方形，亦有人将第一焊线点作成圆形，以资辨识。焊垫因为要作接线，其上得护层必须蚀刻掉，故可在焊垫上清楚地看到“开窗线”。而晶粒上有时亦可看到大块的金属层，位于晶粒内部而非四周，其上也看不到开窗线，是为电容。
23 BORON 硼 自然元素之一。由五个质子及六个中子所组成。所以原子量是11。另外有同位素，是由五个质子及五个中子所组成原子量是10（B10）。自然界中这两种同位素之比例是4：1，可由磁场质谱分析中看出，是一种P-type的离子（B 11＋），用来作场区、井区、VT及S/D植入。
24 BPSG 含硼及磷的硅化物 BPSG乃介于Poly之上、Metal之下，可做为上下两层绝缘之用，加硼、磷主要目的在使回流后的Step较平缓，以防止Metal line溅镀上去后，造成断线。
25 BREAKDOWN VOLTAGE 崩溃电压 反向P-N接面组件所加之电压为P接负而N接正，如为此种接法则当所加电压通在某个特定值以下时反向电流很小，而当所加电压值大于此特定值后，反向电流会急遽增加，此特定值也就是吾人所谓的崩溃电压（BREAKDOWN VOLTAGE）一般吾人所定义反向P＋ - N接面之反向电流为1UA时之电压为崩溃电压，在P＋ - N或 N＋-P之接回组件中崩溃电压，随着N（或者P）之浓度之增加而减小。
26 BURN IN 预烧试验 「预烧」（Burn in）为可靠性测试的一种，旨在检验出哪些在使用初期即损坏的产品，而在出货前予以剔除。预烧试验的作法，乃是将组件（产品）至于高温的环境下，加上指定的正向或反向的直流电压，如此残留在晶粒上氧化层与金属层之外来杂质离子或腐蚀性离子将容易游离而使故障模式（Failure Mode）提早显现出来，达到筛选、剔除「早期夭折」产品之目的。预烧试验分为「静态预烧」（Static Burn in）与「动态预烧」（Dynamic Burn in）两种，前者在试验时，只在组件上加上额定的工作电压即消耗额定的功率，而后者除此外并有彷真实际工作情况的讯号输入，故较接近实际状况，也较严格。基本上，每一批产品在出货前，皆须作百分之百的预烧试验，馾由于成本及交货其等因素，有些产品旧祇作抽样（部分）的预烧试验，通过后才出货。另外对于一些我们认为它品质够稳定且够水准的产品，亦可以抽样的方式进行，当然，具有高信赖度的产品，皆须通过百分之百的预烧试验。
27 CAD 计算机辅助设计 CAD：Computer Aided Design计算机辅助设计，此名词所包含的范围很广，可泛称一切计算机为工具，所进行之设计；因此不仅在IC设计上用得到，建筑上之设计，飞机、船体之设计，都可能用到。在以往计算机尚未广泛应用时，设计者必须以有限之记忆、经验来进行设计，可是有了所谓CAD后，我们把一些常用之规则、经验存入计算机后，后面的设计者，变可节省不少从头摸索的工作，如此不仅大幅地提高了设计的准确度，使设计的领域进入另一新天地。
28 CD MEASUREMENT 微距测试 CD: Critical Dimension之简称。通常于某一个层次中，为了控制其最小线距，我们会制作一些代表性之量测图形于晶方中，通常置于晶方之边缘。简言之，微距测量长当作一个重要之制程指针，可代表黄光制程之控制好坏。量测CD之层次通常是对线距控制较重要之层次，如氮化硅、POLY、CONT、MET…等，而目前较常用于测量之图形有品字型，L-BAR等。
29 CH3COOH 醋酸 ACETIC ACID 醋酸澄清、无色液体、有刺激性气味、熔点16.63℃、沸点118℃。与水、酒精、乙醚互溶。可燃。冰醋酸是99.8﹪以上之纯化物，有别于水容易的醋酸食入或吸入纯醋酸有中等的毒性，对皮肤及组织有刺激性，危害性不大，被溅到用水冲洗。
30 CHAMBER 真空室,反应室 专指一密闭的空间，常有特殊的用途：诸如抽真空、气体反应或金属溅度等。针对此特殊空间之种种外在或内在环境：例如外在粒子数（particle）、湿度及内在温度、压力、气体流量、粒子数等加以控制。达到芯片最佳反应条件。
31 CHANNEL 信道 当在MOS晶体管的闸极上加上电压（PMOS为负，NMOS为正），则闸极下的电子或电洞会被其电场所吸引或排斥而使闸极下之区域形成一反转层（Inversion Layer），也就是其下之半导体P-type变成N-type Si，N-type变成P-type Si，而与源极和汲极，我们旧称此反转层为“信道”。信道的长度“Channel Length”对MOS组件的参数有着极重要的影响，故我们对POLY CD的控制需要非常谨慎。
32 CHIP ,DIE 晶粒 一片芯片（OR晶圆，即Wafer）上有许多相同的方形小单位，这些小单位及称为晶粒。同一芯片上每个晶粒都是相同的构造，具有相同的功能，每个晶粒经包装后，可制成一颗颗我们日常生活中常见的IC，故每一芯片所能制造出的IC数量是很可观的，从几百个到几千个不等。同样地，如果因制造的疏忽而产生的缺点，往往就会波及成百成千个产品。
33 CLT（CARRIER LIFE TIME） 截子生命周期 一、 定义少数戴子再温度平均时电子被束缚在原子格内，当外加能量时，电子获得能量，脱离原子格束缚，形成自由状态而参与电流岛通的的工作，但能量消失后，这些电子/电洞将因在结合因素回复至平衡状态，因子当这些载子由被激发后回复平衡期间，称之为少数载子“LIFE TIME“二、 应用范围1.评估卢管和清洗槽的干净度2.针对芯片之清洁度及损伤程度对CLT值有影响为A.芯片中离子污染浓度及污染之金属种类B.芯片中结晶缺陷浓度
34 CMOS 互补式金氧半导体 金属氧化膜半导体（MOS，METAL-OXIDE SEMICONDUCTOR）其制程程序及先在单晶硅上形成绝缘氧化膜，再沉积一层复晶硅（或金属）作为闸极，利用家到闸极的电场来控制MOS组件的开关（导电或不导电）。按照导电载子的种类，MOS，又可分成两种类型：NMOS（由电子导电）和PMOS（由电洞导电）。而互补式金氧半导体（CMOSCOMPLEMENTARY MOS）则是由NMOS及PMOS组合而成，具有省电、抗噪声能力强、α-PARTICLE免疫力好等许多优点，是超大规模集成电路（VLSI）的主流。
35 COATING 光阻覆盖 将光阻剂以浸泡、喷雾、刷怖、或滚压等方法加于芯片上，称为光阻覆盖。目前效果最佳的方法为旋转法；旋转法乃是将芯片以真空吸附于一个可旋转的芯片支持器上，适量的光阻剂加在芯片中央，然后芯片开始转动，芯片上的光阻剂向外流开，很均匀的散在芯片上。要得到均匀的光阻膜，旋转速度必须适中稳定。而旋转速度和光阻剂黏滞性绝应所镀光阻剂的厚度。光阻剂加上后，必须经过软烤的步骤，以除去光阻剂中过多的溶剂，进而使光阻膜较为坚硬，同时增加光阻膜与芯片的接合能力的主要方法就是在于适当调整软烤温度与时间。经过了以上的镀光阻膜即软烤过程，也就是完成了整个光阻覆盖的步骤。
36 CROSS SECTION 横截面 IC的制造基本上是由一层一层的图桉堆积上去，而为了了解堆积图桉的构造，以改善制程或解决制程问题，经常会利用破坏性切割方式以电子显微镜（SEM）来观察，而切割横截面、观察横截面的方式是其中较为普遍之一种。
37 C-V PLOT 电容,电压圆 译意为电容、电压图：也就是说当组件在不同状况下，在闸极上施以某一电压时，会产生不同之电容值（此电压可为正或负），如此组件为理想的组件；也就是闸极和汲极间几乎没有杂质在里面（COMTAMINATION）。当外界环境改变时（温度或压力），并不太会影响它的电容值，利用此可MONITOR MOS 组件之好坏，一般△V＜0.2为正常。
38 CWQC 全公司品质管制 以往有些经营者或老板，一直都认为品质管制是品管部门或品管主管的责任，遇到品质管制做不好时，即立即指责品质主管，这是不对的。品质管制不是品质部门或某一单位就可以做好的，而是全公司每一部门全体人员都参与才能做好。固品质管制为达到经营的目的，必须结合公司内所有部门全体人员协力合作，构成一个能共同认识，亦于实施的体系，并使工作标准化，且使所定的各种事项确实实行，使自市场调查、研究、开发、设计、采购、制造、检查、试验、出货、销售、服务为止的每一阶段的品质都能有效的管理，这就是所谓的全公司品质管制（Company Wide Quality Control）。实施CWQC的目的最主要的就是要改善企业体质；即发觉问题的体质、重视计划的体质、重点指向的体质、重视过程的体质，以及全员有体系导向的体质。
39 CYCLE TIME 生产周期时间 指原料由投入生产线到产品于生产线产生所需之生产/制造时间。在TI-ACER，生产周期有两种解释：一为“芯片产出周期时间”（WAFER-OUT CYCLE TIME ），一为“制程周期时间”（PROCESS CYCLE TIME）“芯片产出周期时间”乃指单一批号之芯片由投入到产出所需之生产/制造时间。“制程周期时间”则指所有芯片于单一工站平均生产/制造时间，而各工站（从头至尾）平均生产/制造之加总极为该制程之制程周期时间。目前TI-ACER LINE REPORT 之生产周期时间乃采用“制程周期时间”。一般而言，生产周期时间可以下列公式概略推算之：生产周期时间=在制品（WIP）/产能（THROUGHOUT）
40 CYCLE TIME 生产周期 IC制造流程复杂，且其程序很长，自芯片投入至晶圆测试完成，谓之Cycle Time。由于IC生命周期很短，自开发、生产至销售，需要迅速且能掌握时效，故Cycle Time越短，竞争能力就越高，能掌握产品上市契机，就能获取最大的利润。由于Cycle Time 长，不容许生产中的芯片因故报废或重做，故各项操作过程都要依照规范进行，且要做好故障排除让产品流程顺利，早日出FIB上市销售。
41 DEFECT DENSITY 缺点密度 〝缺点密度〞系指芯片单位面积上（如每平方公分、每平方英吋等）有多少〝缺点数〞之意，此缺点数一般可分为两大类：A.可视性缺点B.不可视性缺点。前者可藉由一般光学显微镜检查出来（如桥接、断线），由于芯片制造过程甚为复杂漫长，芯片上缺点数越少，产品量率品质必然越佳，故〝缺点密度〞常备用来当作一个工厂制造的产品品质好坏的指针。
42 DEHYDRATION BAKE 去水烘烤 目的：去除芯片表面水分，增加光阻附着力。以免芯片表面曝光显影后光阻掀起。方法：在光阻覆盖之前，利用高温（120℃或150℃）加热方式为之。
43 DENSIFY 密化 CVD沉积后，由于所沉积之薄膜（THIN FILM之密度很低），故以高温步骤使薄膜中之分子重新结合，以提高其密度，此种高温步骤即称为密化。密化通常以炉管在800℃以上的温度完成，但也可在快速升降温机台（RTP；RAPID THERMAL PROCESS）完成。
44 DESCUM 电浆预处理 1.电浆预处理，系利用电浆方式（Plasma），将芯片表面之光阻加以去除，但其去光阻的时间，较一般电浆光阻去除（Stripping）为短。其目的只是在于将芯片表面之光阻因显影预烤等制程所造成之光阻毛边或细屑（Scum）加以去除，以使图形不失真，蚀刻出来之图桉不会有残余。2. 有关电浆去除光阻之原理，请参阅「电浆光阻去除」（Ashing）。3. 通常作电浆预处理，均以较低之力，及小之功率为之，也就是使光阻之蚀刻率降低得很低，使得均匀度能提高，以保持完整的图形，达到电浆预处理的目的。
45 DESIGN RULE 设计规范 由于半导体制程技术，系一们专业、精致又复杂的技术，容易受到不同制造设备制程方法（RECIPE）的影响，故在考虑各项产品如何从事制造技术完善，成功地制造出来时，需有一套规范来做有关技术上之规定，此即“DESIGN RULE”，其系依照各种不同产品的需求、规格，制造设备及制程方法、制程能力、各项相关电性参数规格等之考虑，订正了如：1. 各制程层次、线路之间距离、线宽等之规格。2. 各制程层次厚度、深度等之规格。3. 各项电性参数等之规格。以供产品设计者及制程技术工程师等人之遵循、参考。
46 EDSIGN RULE 设计准则 设计准则EDSIGN RULE：反应制程能力及制程组件参数，以供IC设计者设计IC时的参考准则。一份完整的Design Rule包括有下列各部分：A.制程参数：如氧化层厚度、复晶、金属层厚度等，其它如流程、ADI、AEI 参数。主要为扩散与黄光两方面的参数。B.电气参数：提供给设计者做彷真电路时之参考。C.布局参数：及一般所谓的3μm、2μm、1.5μm…等等之Rules，提供布局原布局之依据。D.光罩制作资料：提供给光罩公司做光罩时之计算机资料，如CD BAR、测试键之摆放位置，各层次之相对位置之摆放等。
47 DIE BY DIE ALIGNMENT 每FIELD均对准 每个Field再曝光前均针对此单一Field对准之方法称之；也就是说每个Field均要对准。
48 DIFFUSION 扩散 在一杯很纯的水上点一滴墨水，不久后可发现水表面颜色渐渐澹去，而水面下渐渐染红，但颜色是越来越澹，这即是扩散的一例。在半导体工业上常在很纯的硅芯片上以预置或离子布植的方式作扩散源（即红墨水）。因固态扩散比液体扩散慢很多（约数亿年），故以进炉管加高温的方式，使扩散在数小时内完成。
49 DI WATER 去离子水 IC制造过程中，常需要用盐酸容易来蚀刻、清洗芯片。这些步骤之后又需利用水把芯片表面残留的盐酸清除，故水的用量相当大。然而IC。工业用水，并不是一般的自来水或地下水，而是自来水或地下水经过一系列的纯化而成。原来自来水或地下水中含有大量的细菌、金属离子级PARTICLE，经厂务的设备将之杀菌、过滤和纯化后，即可把金属离子等杂质去除，所得的水即称为〝去离子水〞，专供IC制造之用。
50 DOPING 参入杂质 为使组件运作，芯片必须参以杂质，一般常用的有：1.预置：在炉管内通以饱和的杂质蒸气，使芯片表面有一高浓度的杂质层，然后以高温使杂质驱入扩散；或利用沉积时同时进行预置。2.离子植入：先使杂质游离，然后加速植入芯片。
51 DRAM , SRAM 动态,静态随机存取内存 随机存取记忆器可分动态及静态两种，主要之差异在于动态随机存取内存（DRAM），在一段时间（一般是0.5ms～5ms）后，资料会消失，故必须在资料未消失前读取元资料再重写（refresh），此为其最大缺点，此外速度较慢也是其缺点，而DRAM之最大好处为，其每一记忆单元（bit）指需一个Transistor（晶体管）加一个Capacitor（电容器），故最省面积，而有最高之密度。而SRAM则有不需重写、速度快之优点，但是密度低，每一记忆单元（bit）有两类：A.需要六个Transistor（晶体管），B.四个Transistor（晶体管）加两个Load resistor（负载电阻）。由于上述之优缺点，DRAM一般皆用在PC（个人计算机）或其它不需高速且记忆容量大之记忆器，而SRAM则用于高速之中大型计算机或其它只需小记忆容量。如监视器（Monitor）、打印机（Printer）等外围控制或工业控制上。
52 DRIVE IN 驱入 离子植入（ion implantation）虽然能较精确地选择杂质数量，但受限于离子能量，无法将杂质打入芯片较深（um级）的区域，因此需借着原子有从高浓度往低浓度扩散的性质，在相当高的温度去进行，一方面将杂质扩散道教深的区域，且使杂质原子占据硅原子位置，产生所要的电性，另外也可将植入时产生的缺陷消除。此方法称之驱入。在驱入时，常通入一些氧气，因为硅氧化时，会产生一些缺陷，如空洞（Vacancy），这些缺陷会有助于杂质原子的扩散速度。另外，由于驱入世界原子的扩散，因此其方向性是各方均等，甚至有可能从芯片逸出（out-diffusion），这是需要注意的地方。
53 E-BEAM LITHOGRAPHY 电子束微影技术 目前芯片制作中所使用之对准机，其曝光光源波长约为（365nm～436nm），其可制作线宽约1μ之IC图形。但当需制作更细之图形时，则目前之对准机，受曝光光源波长之限制，而无法达成，因此在次微米之微影技术中，及有用以电子数为曝光光源者，由于电子束波长甚短（～0.1A），故可得甚佳之分辨率，作出更细之IC图型，此种技术即称之电子束微影技术。电子束微影技术，目前已应用于光罩制作上，至于应用于光芯片制作中，则仍在发展中。
54 EFR（EARLY FAILURE RATE） 早期故障率 Early Failure Rate是产品可靠度指针，意谓IC到客户手中使用其可能发生故障的机率。当DRAM生产测试流程中经过BURN-IN高温高压测试后，体质不佳的产品便被淘汰。为了确定好的产品其考靠度达到要求，所以从母批中取样本做可靠度测试，试验中对产品加高压高温，催使不耐久的产品故障，因而得知产品的可靠度。故障机率与产品生命周期之关系类似浴缸，称为Bathtub Curve.
55 ELECTROMIGRATION 电子迁移 所谓电子迁移，乃指在电流作用下金属的质量会搬动，此系电子的动量传给带正电之金属离子所造成的。当组件尺寸越缩小时，相对地电流密度则越来越大；当此大电流经过集成电路中之薄金属层时，某些地方之金属离子会堆积起来，而某些地方则有金属空缺情形，如此一来，堆积金属会使邻近之导体短路，而金属空缺则会引起断路。材料搬动主要原动力为晶界扩散。有些方法可增加铝膜导体对电迁移之抗力，例如：与铜形成合金，沉积时加氧等方式。
56 ELECTRON/HOLE 电子/ 电洞 电子是构成原子的带电粒子，带有一单位的负电荷，环绕在原子核四周形成原子。垫洞是晶体中在原子核间的共享电子，因受热干扰或杂质原子取代，电子离开原有的位置所遗留下来的“空缺”因缺少一个电子，无法维持电中性，可视为带有一单位的正电荷。
57 ELLIPSOMETER 椭圆测厚仪 将已知波长之射入光分成线性偏极或圆偏极，照射在待射芯片，利用所得之不同椭圆偏极光之强度讯号，以Fourier分析及Fresnel方程式，求得待测芯片模厚度
58 EM（ELECTRO MIGRATION TEST） 电子迁移可靠度测试 当电流经过金属导线，使金属原子获得能量，沿区块边界（GRAIN Bounderies）扩散（Diffusion），使金属线产生空洞（Void），甚至断裂，形成失效。其对可靠度评估可用电流密度线性模型求出：AF=【J（stress）/J（op）】n×exp【Ea/Kb （1/T（op）- 1/T（stress））】TF=AF×T（stress）
59 END POINT DETECTOR 终点侦测器 在电浆蚀刻中，利用其反应特性，特别设计用以侦测反应何时完成的一种装置。一般终点侦测可分为下列三种：A.雷射终点侦测器（Laser Endpoint Detector）： 利用雷射光入射反应物（即芯片）表 面，当时颗发生时，反应层之厚度会逐渐减少，因而反射光会有干扰讯号产生，当蚀刻完成时，所接收之讯号亦已停止变化，即可测得终点。B.激发光终点侦测器（Optical Emission End Point Detector） 用一光谱接受器，接受蚀刻反应中某一反应副产物（Byproduct）所激发之光谱，当蚀刻反应逐渐完成，此副产物减少，光谱也渐渐变弱，即可侦测得其终点。C.时间侦测器：直接设定反应时间，当时间终了，即结束其反应。
60 ENERGY 能量 能量是物理学之专有名词。例如：B比A之电压正100伏，若在A板上有一电子受B版正电吸引而加速跑到B版，这时电子在B版就比在A版多了100电子伏特的能量。
61 EPI WAFER 磊晶芯片 磊晶系在晶体表面成长一层晶体。
62 EPROM（ERASABLE-PROGRAMMABLE ROM） 电子可程序只读存储器 MASK ROM内所存的资料，是在 FAB 内制造过程中便已设定好，制造完后便无法改变，就像任天堂游戏卡内的MASK ROM，存的是金牌玛丽就无法变成双截龙。而EPROM是在ROM内加一个特殊结构叫A FAMDS，它可使ROM内的资料保存，但当紫外光照到它时，它会使 ROM内的资料消失。每一个晶忆单位都归口。然后工程人员再依程序的规范，用30瓦左右的电压将0101….资料灌入每一个记忆单位。如此就可灌电压、紫外光重复使用，存入不同的资料。也就是说如果任天堂卡内使用的是EPROM，那麽你打腻了金牌玛丽，然后灌双截龙的程序进去，卡匣就变成双截龙卡，不用去交换店交换了。
63 ESDELECTROSTATIC DAMAGEELECTROSTATIC DISCHARGE 静电破坏静电放电 1自然界之物质均由原子组成，而原子又由质子、中子及电子组成。在正常状态下，物质成中性，而在日常活动中，会使物质失去电子，或得到电子，此即产生一静电，得到电子之物质为带负静电，失去电子即带正静电。静电大小会随着日常的工作环境而有所不同。如下表所示。活动情形 静 电 强 度 （Volt）
10－20﹪相对湿度 65-95﹪相对湿度
走过地毯走过塑料地板在以子上工作拿起塑料活页夹，袋拿起塑料带工作椅垫摩擦 35,00012,0006,0007,00020,00018,000 1,5002501006001,00015,000
表1 日常工作所产生的静电强度表2.当物质产生静电后，随时会放电，弱放到子组件上，例如IC，则会将组件破坏而使不能正常工作，此即为静电破坏或静电放电。3.防止静电破坏方法有二：A.在组件设计上加上静电保护电路。B.在工作环境上减少静电，例如工作桌之接地线，测试员之静电环。载运送上使用防静电胶套及海绵等等。
64 ETCH 蚀刻 在集成电路的制程中，常需要将整个电路图桉定义出来，其制造程序通常是先长出或盖上一层所需要之薄膜，在利用微影技术在这层薄膜上，以光阻定义出所欲制造之电路图桉，再利用化学或物理方式将不需要之部分去除，此种去除步骤便称为蚀刻（ETCH）一般蚀刻可分为湿性蚀刻（WET ETCH）及干性蚀刻（DRY ETCH）两种。所谓干性蚀刻乃是利用化学品（通常是盐酸）与所欲蚀刻之薄膜起化学反应，产生气体或可溶性生成物，达到图桉定义之目的。而所谓干蚀刻，则是利用干蚀刻机台产生电浆，将所欲蚀刻之薄膜反映产生气体由PUMP抽走，达到图桉定义之目的。
65 EXPOSURE 曝光 其意义略同于照相机底片之感光在集成电路之制造过程中，定义出精细之光组图形为其中重要的步骤，以运用最广之5X STEPPER为例，其方式为以对紫外线敏感之光阻膜作为类似照相机底片，光罩上则有我们所设计之各种图形，以特殊波长之光线（G-LINE 436NM）照射光罩后，经过缩小镜片（REDUCTION LENS）光罩上之图形则成5倍缩小，精确地定义在底片上（芯片上之光阻膜）经过显影后，即可将照到光（正光阻）之光阻显掉，而得到我们想要之各种精细图形，以作为蚀刻或离子植入用。因光阻对于某特定波长之光线特别敏感，故在黄光室中早将一切照明用光元过滤成黄色，以避免泛白光源中含有对光阻有感光能力之波长成分在，这一点各相关人员应特别注意，否则会发生光线污染现象，而扰乱精细之光阻图。
66 FABRICATION（FAB） 制造 Fabrication为“装配”或“制造”之意，与Manufacture意思一样，半导体制造程序，其步骤繁多，且制程复杂，需要有非常精密的设备和细心的作业，才能达到吴缺点的品质。FAB系Fabrication之缩写，指的是“工厂”之意。我们常称FIB为“晶圆区”，例如：进去“FAB”之前需穿上防尘衣。
67 FBFC（FULL BIT FUNCTION CHIP） 全功能芯片 由于产品上会有缺陷，所以有些芯片无法全功能工作。因此须要雷射修补前测试，以便找到缺陷位置及多寡，接着就能利用雷射修补，将有缺陷的芯片修补成全功能的芯片。《当缺陷超过一定限度时，无法修补成全功能芯片》
68 FIELD/MOAT 场区 FIELD直译的意思是〝场〞，足球场和武道场等的场都叫做FIELD。它的含意就是一个有专门用途的区域。在IC内部结构中，有一区域是隔离电场的地方，通常介于两个MOS晶体管之间，称为场区。场区之上大部分会长一层厚的氧化层。
69 FILTRATION 过滤 用过滤器（FILTER，为一半透膜折叠而成）将液体或气体中的杂质给过滤掉，此称为FILTRATION【过滤】因IC制造业对洁净式的要求是非常严格的，故各种使用的液体或气体，必须借着一个PUMP制造压差来完成，如何炫则一组恰当的过滤器及PUMP是首要的课题。
70 FIT（FAILURE IN TIME） FIT适用以表示产品可靠度的单位FIT=1Eailure in 10 9 Device-Hours例如1000 Device 工作1000Hours后1 Device故障，则该产品的可靠度为：（1Failure）/（1000 Devices*1000 Hours）=1000 FITs
71 FOUNDRY 客户委托加工 客户委托加工主要是接受客户委托，生产客户自有权利的产品，也就是客户提供光罩，由SMIC来生产制造，在将成品出售给客户，指收取代工过程费用，这种纯粹代工，不涉及销售的方式在国际间较通常的称呼就是硅代工（Silicon Foundry）。
72 FOUR POINT PROBE 四点侦测 ·是量测芯片片阻值（Sheet Resistance）RS的仪器。·原理如下：有ABCD四针，A、D间通以电流I，B、C两针量取电压差（△V），则RS=K. △V/I K是常数比例和机台及针尖距离有关
73 F/S（FINESONIC CLEAN） 超音波清洗 超音波清洗的主要目的是用来去除附着在芯片表面的灰尘，其反应机构有二：1. 化学作用：利用SC-1中的NH4OH，H2O2与Silicon表面反应，将灰尘剥除。2. 2.物理作用：利用频率800KHz，功率450W×2的超音波震荡去除灰尘。
74 FTIR 傅氏转换红外线光谱分析仪 FTIR乃利用红外线光谱经傅利叶转换进而分析杂质浓度的光谱分析仪器。目的：·已发展成熟，可Routine应用者，计 有： A.BPSG/PSG之含磷、含硼量预测。 B.芯片之含氧、含碳量预测。 C.磊晶之厚度量测。·发展中需进一步Setup者有： A.氮化硅中氢含量预测。 B.复晶硅中含氧量预测。 C.光阻特性分析。FTIR为一极便利之分析仪器，STD的建立为整个量测之重点，由于其中多利用光学原理、芯片状况（i.e.晶背处理状况）对量测结果影响至钜。
75 FTY（FINAL TEST YIELD） 在晶圆出厂后，必须经过包装及T1（断/短路测试），Burn -in（烧结），T3（高温功能测试），T4（低温功能测试），QA测试，方能销售、出货至客户手中。在这段漫长而繁杂的测试过程中，吾人定义Final Test Yield 为：T1 Yield* Burn –in Yield*T3 Yield*T4 Yield
76 FUKE DEFECT 成因为硅化物之氧化，尤其是以水蒸气去致密化PBSG时会发生，造成闸极（Poly Gate）与金属间的短路。硅化物之氧化可分为二类型：（以TiSi2）1. 热力学观点SiO2是最稳定，故Si 扩散至TiSi2之表面时会与水反应成SiO2而非TiO2。2. 动力学观点而言，当Si不足时则会形成TiO2而将TiSi2分解。
77 GATE OXIDE 闸极氧化层 GATE OXIDE是MOSFET（金氧半场效晶体管）中相当重要的闸极之下的氧化层。此氧化层厚度较薄，且品质要求也较严格。
78 GATE VALVE 闸阀 用来控制气体压力之控制装置。通常闸阀开启越大，气体于反应室内呈现之压力较低；反之，开启越小，压力较高。
79 GEC（GOOD ELECTRICAL CHIP） 优良电器特性芯片 能够合于规格书（Data Book）上所定义电器特性的芯片。这些芯片才能被送往芯片包装工厂制成成品销售给客户。
80 GETTERING 吸附 “Gettering”系于半导体制程中，由于可能受到晶格缺陷（Crystal Defect）或金属类杂质污染等之影响，造成组件接口之间可能有漏电流（Junction Leakage）存在，而影响组件特性；如何将这些晶格缺陷、金属杂质摒除解决的种种技术上作法，就叫做 ”Gettering”吸附。吸附一般又可分 “内部的吸附”---Intrinsic Gettering 及 “外部的吸附”---Extrinsic Gettering。前者系在下线制造之前先利用特殊高温步骤让晶圆表面的「晶格缺陷或含氧量」尽量降低。后者系利用外在方法如：晶背伤言、磷化物（POCl3）预置ETC将晶圆表面的缺陷及杂质等尽量吸附到晶圆背面。两者均可有效改善上述问题。
81 G-LINE G-光线 G-line系指一种光波的波长，多系水银灯所发出之光波波长之一，其波长为436nm。G-line之光源，最常作为Stepper所用之水银灯，本来系由许多不同之波长的光组成，利用一些Mirror和Filter反射、过滤的结果，会将其它波长之光过滤掉，仅余G-line作为曝光用。使用单一波长作为曝光光源可以得到较佳的能量控制和解吸力，但由于其为单色波故产生之驻波效应（Standing Wave）对光阻图桉产生很大的影响。在选择最佳光阻厚度，以府合驻波效应，成为G-line Standing最要的工作之一。
82 GLOBAL ALIGNMENT 整片性对准与计算 Global Alignment系指整片芯片在曝光前，先作整片性之对准与计算，然后接着可做整片芯片之曝光。·GLOBAL ALIGNMENT分为两种：1普通的Global Alignment：每片芯片共对准左右两点。2 Advance Global Alignment：每片芯片对准预先设定好之指定数个Field的对准键，连续对准完毕并晶计算机计算后，才整片曝光。
83 GOI（GATE OXIDE INTEGRITY） 闸极氧化层完整性 半导体组件中，闸极氧化层的完整与否关系着电容上电荷的存放能力，故需设计一适当流程，其主要目的在侧闸极氧化层之崩溃电压（breakdown voltage）、有效氧化层厚度等，以彷真闸极氧化层的品质及可信赖度，通常即以此崩溃电压值表示GOI的优劣程度。
84 GRAIN SIZE 颗粒大小 一种晶体材料形成后，从微观的角度来看，材料都是一大堆颗粒垒叠在一起而成。这些颗粒有大有小，尺寸不一。而且材料的特性也会因为颗粒大小而变化，故常要注意其大小变化。
85 GRR STUDY（GAUGE REPEATABILITY AND REPRODUUCIBILITY） 测量仪器重复性与再现性之研究 将良策仪器的重复性—一其本身的变异，再现性—操作人本身的变异，用统计的方法算出，以判断量测仪器是否符合制程参数控制之需要。
86 H2SO4 硫酸 Suifuric Acid硫酸，为目前最广泛使用的工业化学品。强力腐蚀性、浓稠、油状液体，依纯度不同，由无色至暗棕色，与水以各种不同比例互溶，甚具活性。溶解大部分的金属。浓硫酸具氧化、脱水、磺化大部分的有机化合物，常常引起焦黑。比重1.84，沸点315℃。与水溷合时需格外小心，由于放热引起爆炸性的溅泼，永远是将酸加到水中，而非加水至酸中。不小心被溅到，用大量水冲洗。目前在线上，主要用于SO清洗及光阻去除。
87 H3PO4 磷酸 PHOSPHORIC ACID 磷酸无色无谓起泡液体或透明晶形固体。依温度、浓度而定。在20℃50﹪及75﹪强度为易流动液体，85﹪为似糖浆，100﹪酸为晶体。比重1.834，熔点42.35℃。在213℃失去Y2 H2O，形成焦磷酸。溶于水、乙醚，能腐蚀铁及合金。对皮肤、眼睛有刺激性，不小心溅到，可用水冲洗。目前磷酸用于SI3N4的去除，浓度是85﹪，沸点156℃，SI3N4与SIO2的蚀刻比约为30：1。
88 HCL 氯化氢（盐酸） Hydrochloric Acid盐酸，为无色或澹黄色，发烟，刺激性液体。氯化氢的水溶液。盐酸是一种强烈酸性及高腐蚀性酸。市面出售之”浓”或发烟酸含有氯化氢38%，比重1.19。氯化氢溶解在水中有各种不同的浓度。可溶于水、酒精、苯、不可燃。用途广泛。可用于食品加工、金属之酸洗与清洁、工业酸化、一般之清洗、实验试药。不小心被溅到，用大量水冲洗。目前线上，主要用于RCA清洗。
89 HEPA 高效率过滤器 HEPA（High Efficiency Particulate Air Filter）为洁净室内用以滤去微粒之装置，一般以玻璃纤维制成，可将0.1μm 或0.3μm以上之微粒滤去99.97﹪， 压力损失约12.5㎜H2O。层流台能保持Class100以下之洁净度，即靠HEPA达成。目前除层流台使用HEPA外，其它如烤箱、旋转机，为了达到控制Particle的效果，也都装有HEPA之设计。
90 HILLOCK 凸起物 金属溅镀后为使金属与硅基（Si-Substrate）有良好的欧姆式接触需先经融合过程，在融合过程中因铝与硅的热膨胀系数不同（铝将会膨胀较快），而造成部分的铝无法向外扩张只得向上膨胀造成小山丘状的 ”凸起物”--Hillock。
91 HMDS HMDS蒸镀 HMD原为化学药品HexaMethylDiSilazane的缩写，在此则是指芯片在上光阻前的一个预先处理步骤。HMDS蒸镀就是利用惰性气体（例如氮气）带着HMDS的蒸汽通过芯片表面，而在芯片表面形成一层薄膜。其目的在于：A.消除芯片表面的微量水分。B.防止空气中的水汽再次吸附于晶面C.增加光阻剂（尤其是正光阻）对于晶 面的附着能力，进而减少在尔后之显 影过程中产生掀起，或是在蚀刻时产 生了”Undercutting”的现象。目前在规范中规定于HMDS蒸镀完4小时内需上光阻以确保其功能。
92 HNO3 硝酸 NITRIC ACID硝酸透明、无色或微黄色、发烟、易吸湿之腐蚀性液体，能腐蚀大部分金属。歧黄色是由于曝光所产生之二氧化氮，为强氧化剂，可与水溷合，沸点78℃，比重1.504。IC产业中硝酸用于清洗炉管，但对皮肤有腐蚀性，为强氧化剂，与有机物接触有起火危险。清洗炉管用。
93 HOT ELECTRON EFFECT 热电子效应 在VLST的时代，Short Channel Devices势在必行，而目前一般Circuit 应用上又未打算更改Supply Voltage；如此一来，VG=VD S=5V情况下，将造成Impact Ionization（撞击游离化）现象发生于Drain邻近区域。伴随而生之Electron-Hole pairs（电子电洞对），绝大部分经由Drain（Electrons）or Sub.（Holes）导流掉。但基于统计观点，总会有少部分Electrons（i.e. Hot-Electrons）所具Energy，足以克服Si-SiO2之Barrier Height（能障），而射入SiO2且深陷（Trap）其中。另亦有可能在Hot-Electrons射入过程中打断Si-H键结，而形成Interface Trap 于Si-SiO2接口。不论遵循上述二者之任一，均将导致NMOS Performance的退化（Degradation）现象。
94 I-LINE STEPPER I-LINE步进对准曝光机 当光罩与芯片对准后，利用365nm之波长为光源，将预坐在光罩上图形以M：1之比例，一步一步的重复曝光至芯片上之机器。
95 IMPURITY 杂质 纯粹的硅市金刚石结构，在室温下不易导电。这时如加一些B11或As 7 5取代硅的位置，就会产生“电洞”或“载子”，加以偏压后就可轻易导电。加入的东西即称为杂质。
96 INTEGRATED CIRCUIT（IC） 集成电路 集成电路是一九五八年由美国德州仪器公司所发明的。他是将一个完整的电子电路处理在一块小小的硅芯片上，然后再以金属联机与外在引线相接，外加陶瓷或塑料包装的装置，由于它能将原本需要许多零件的电子电路集中缩小，因此被称为集成电路。它具备优于传统电子电路的三个特性：体积小、廉价、可靠。依照其集积化的程度可区分为小型（SSI）、中型（MSI）、大型（LSI）、超大型（VLSI）集成电路。
97 ION IMPLANTER 离子植入机 在IC制程中有时需要精确地控制杂质的浓度及深度，此时即不宜由扩散之方式为之，故以”离子植入机”解离特定气体后调整离子束电流（Beam Current），计算电流X时间得到所植入杂质的浓度并利用加速电压控制植入的深度。
98 ION IMPLANTATION 离子植入 1. 由于加速器集真空技术的发展，离子布植机成为本世纪高科技产品之一，取代了早先的预置制程。2. 其好处有：2-1可精确控制剂量。2-2在真空下操作，可免除杂质污染。2-3可精确控制植入的深度。2-4是一种低温的制程。2-5 只要能游离，任何离子皆可植入
99 ISOTROPIC ETCHING 等向性蚀刻 在蚀刻反应中，除了纵向反应发生外，横向反应亦同时发生，此总蚀刻即称之为等向性蚀刻。一般化学湿蚀刻多发生此种现象。干式蚀刻，其实刻后的横截面具有异向性蚀刻特性（Anisotropic），即可得到较陡的图形。
100 ITY（INTEGRATED TEST YIELD） 为界定产品从wafer fab至组装、测试所有流程的良率，其定义为：INTEGRATED TEST YIELD=Wafer Yield*MPY*ATYNote：MPY:Multi-Probe Yield ATY:Assembly Test Yield
101 LATCH UP 栓锁效应 当VLSI线路密度增加，Latch-Up之故障模式于MOS VLSI中将愈来愈严重，且仅发生于 CMOS电路，所有COMS电路西寄生晶体管所引起的LATCH-UP问题称之为SCR (SILICON-CONYROLLED RECTIFIER）LATCH-UP，在S1基体内CMOS中形成两个双截子晶体管P-N-P-N形式的路径，有如一个垂直的P+-N-P与一个水平N+-P-N晶体管组合形成于CMOS反向器，如果电压降过大或受到外界电压、电流或光的触发时，将造成两个晶体管互相导过而短路，严重的话将使IC烧毁，故设计CMOS路防止LATCH-UP的发生是当前IC界最重要的课题。
102 LAYOUT 布局 此名词用在IC设计时，是指将设计者根据客户需求所设计之线路，经由CAD（计算机辅助设计），转换成实际制作IC时，所需要之光罩布局，以便去制作光罩。因此此一布局工作，关系到光罩制作出后是和原设计者之要求符何，因此必须根据一定之规则，好比一场游戏一样，必须循一定之规则，才能顺利完成，而布局完成后之图形便是IC工厂制作时所看到的光罩图形。
103 LOAD LOCK 传送室 用来隔绝反应室与外界大器直接接触，以确保反应室内之洁净，降低反应是受污染之程度。一般用于电浆蚀刻及金属溅度等具有真空反应室之设备。
104 LOT NUMBER 批号 批号乃是为线上所有材料之身份证，KEY IN批号如同申报流动户口，经由COMAX系统藉以管制追踪每批材料之所在站别，并得以查出每批材料之详细相关资料，固为生产过程中之重要步骤。批号为7，其编排方法如下： X X X X X 年码 流水序号92 0000193 0000294 00003以下类推※批号之产生乃于最投片时由SMS系统自动产生。
105 LPCVD（LOW PRESSURE） 低压化学气相沉积 LPCVD的全名是Low Pressure Chemical Vapor Deposition，即低压化学气相沉积。这是一种沉积方法。在IC制程中，主要在生成氮化硅、复晶硅、二氧化硅及非晶硅等不同材料。
106 LP SINTER 低压烧结 低压烧结（Low Pressure Sinter, LP Sinter），指在低于大气压力下（一般为50 Pa或更地），加热组件。目地在使金属膜内之原子，籍由热运动重新排列，以减少原有之晶格缺陷，形成较佳之金属结晶颗粒以增加膜之品质。由于在低压下热传导之途径主要为辐射（Radiation）而非对流（Convection）或传导（Conduction），因此控温之方式须选以加热线圈为监控温度（Spike Control）而非实际芯片或管内之温度（Profile Control），以避免过热（Over-Shooting）之现象。
107 LPY（LASER PROBE YIELD） 雷射修补前测试良率 针测出能够被雷射修补后，产生出全功能的芯片，比便送入雷射修补机，完成雷射修补的动作。此测试时由全功能芯片一开始就是全功能芯片，须要经过雷射修补前测试，计算出缺陷多寡及位置，以便进行雷射修补，将缺陷较少的芯片修补成全功能芯片。（缺陷超过一定限度时无法修补成全功能芯片）
108 MASK 光罩 MASK原意为面具，而事实上光罩在整个IC制作流程上，所扮演之角色艺有几分神似。光ˋ照主要之用途在于利用光阻制程，将我们所需要之图形一直复印在芯片上，制作很多之IC晶方。而光罩所用只对准机台，也分为1X，5X，10X,MASK（即1:1,5:1,10:1）等，而根据其制作之材质又可分为石英光罩（QUARTY），绿玻璃光罩等。
109 MICRO,MICROMETER,MICRON 微，微米 1.定义：Micro为10-6 1 Micro=10-61 Micrometer =10-6 m=1 Micro=1μm通常我们说1μ即为10-6 m又因为1?=10-8㎝=10-10m（原子大小）故1μ=10，000?约唯一万个原子堆积而成的厚度或长度。
110 MISALIGN 对准不良 1.定义：这层光阻图桉和上层【即留在芯片上者】图桉叠对不好，超出规格。可依照不同层次的规格决定要不要修改。原因：人为、机台、芯片弯曲、光罩
111 MOS 金氧半导体 1.定义：构成IC的晶体管结构可分为两型－双载子型（bipolar）和MOS型（Metal-Oxide-Semiconductor）。双载子型IC的运算速度较快但电力消耗较大，制造工程也复杂，并不是VLSI的主流，而MOS型是由电厂效应晶体管（FET）集积化而成。先在硅上形成绝缘氧化膜之后，再由它上面的外加电极（金属或复晶硅）加入电场来控制其动作，制程上比较简单，，。也较不耗电，最早成为实用化的是P-MOS，但其动作速度较慢，不久更高速的N-MOS也被采用。一旦进入VLSI的领域之后，NMOS的功率消耗还是太大了于是由P-MOS及 N_MOS组合而成速度更高，电力消耗更少的互补式金氧半导体（CMOS，Complementary MOS）遂成为主流。
112 MPY（MULTI PROBE YIELD） 多功能侦测良率 针测出符合电路特性要求的芯片，以便送刀封包工厂制成内存成品；此测试时得到的良品率称之。每片晶圆上并不是每一个芯片都能符合电路特性的要求，因此须要多功能针测以找出符合要求的芯片。
113 MTBF（MEAN TIME BETWEEN FAILURE） MTBF为设备可靠度的评估标准之一，其意指设备前后发生故障的平均时间。MTBF时间愈短表示设备的可靠度愈佳，另外MTTR为Mean Time to Repair为评估设备修复的能力。
114 N2,NITROGEN 氮气 定义：空气中约4/5是氮气。氮气势一安定之惰性气体，由于取得不难且安定，故Fib内常用以当作Purge管路，除去脏污、保护气氛、传送气体（Carrier Gas）、及稀释（Dilute）用途。另外，氮气在零下196℃（77F）以下即以液态存在，故常被用作真空冷却源。现在Fab内Clean House用之氮气为厂务提供99.999﹪纯度者，生产线路所用之氮气为瓶装更高纯度者。因氮气之用量可局部反应生产成本，故应节约使用以降低成本。
115 N,P TYPE SEMICONDUCTOR N,P型半导体 1. 定义：一般金属由于阻值相当低（10-2Ω－㎝以下），因此称之为良导体，而氧化物阻值高至105Ω－㎝以上，称之非导体或绝缘体。若阻值在10-2～105Ω－㎝之间，则名为半导体。IC工业使用的硅芯片，阻值就是在半导体的范围，但由于Si（硅）是四价键结（共价键）的结构，若参杂有如砷（As）磷（P）等五价元素，且占据硅原子的地位（Substitutional Sites），则多出一个电子，可用来导电，使导电性增加，称之为N型半导体。若参杂硼（B）等三价元素，且仍占据硅原子的地位，则键结少了一个电子，因此其它键结电子在足够的热激发下，可以过来填补，如此连续的电子填补，称之为电洞传导，亦使硅之导电性增加，称之为P型半导体。因此N型半导体中，其主要带电粒子为带负电的电子，而在P型半导体中，则为带正电的电洞。在平衡状况下（室温）不管N型或P型半导体，其电子均与电洞浓度的乘积值不变。故一方浓度增加，另一方即相对减少。
116 NSG（NONDOPED SILICATE GLASS） 无参入杂质硅酸盐玻璃 NSG为半导体集成电路中之绝缘层材料，通常以化学气相沉积的方式声称，具有良好的均匀覆盖特性以及良好的绝缘性质。主要应用于闸极与金属或金属与金属间高低不平的表面产生均匀的覆盖及良好的绝缘，并且有助于后绩平坦化制程薄膜的生成。
117 NUMERICAL APERTURE（N.A.） 数值孔径 1. 定义：NA是投影式对准机，其光学系统之解析力（Resolution）好坏的一项指针。NA值越大，则其解析力也越佳。依照定义，数值孔径 NA=n.sin?=n.D/2/f=n.D/2f换算成照相机光圈值f-number（f/#）可得f/#=f/d=1/2NA（D：镜面直径。f：镜头焦距。n：镜头折射率。f/#即我们在照相机镜头之光圈值上常见的f/16,8,5.6,4,5.3,2.8等即是）亦即，镜片越大，焦距越短者，解析力就越佳，但镜片的制作也就越困难，因为易产生色差（Chromatic Aberration）及像畸变（Distorsion），以CANON Stepper为例，其NA=0.42，换算成照相机光圈,Stepper镜片之昂贵也就不足为奇了。
118 OEB（OXIDE ETCH BACK ） 氧化层平坦化蚀刻 将Poly-1上之多余氧化层（Filling OX）除去，以达到平坦化之目的。
119 OHMIC CONTACT 欧姆接触 1. 定义：欧姆接触试纸金属与半导体之接触，而其接触面之电阻值远小于半导体本身之电阻，使得组件操作时，大部分的电压降在于活动区（Active region）而不在接触面。欲形成好的欧姆接触，有两个先决条件：A.金属与半导体间有低的接口能障（Barrier Height）B.半导体有高浓度的杂质渗入（ND>=1018 ㎝-3）前者可使接口电流中热激发部分（Thermionic Emission）增加；后者则使接口空乏区变窄，电子有更多的机会直接穿透（Tunneling），而同时Rc阻值降低。若半导体不是硅晶，而是其它能量间隙（Energy Gap）较大的半导体（如GaAs），则较难形成欧姆接触（无适当的金属可用），必须于半导体表面参杂高浓度杂质，形成Metal-n+ -n or Metal-P+ -P等结构。
120 ONO（OXIDE NITRIDE OXIDE） 氧化层-氮化层-氧化层 半导体组件，常以ONO三层结构做为介电质（类似电容器），以储存电荷，使得资料得以在此存取。在此氧化层 - 氮化层 – 氧化层三层结构，其中氧化层与基晶的结合较氮化层好，而氮化层居中，则可阻挡缺陷（如pinhole）的延展，故此三层结构可互补所缺。
121 OPL （OP LIFE）（OPERATION LIFE TEST） 使用期限（寿命） 任何对象从开始使用到失效所花时间为失败时间（Time of Failure: TF），对产品而言，针对其工作使用环境（Operation），所找出的TF，即为其使用期限（Operation Life Time）。其方法为：AF = exp [? (Estress-Eop)] *exp [ Ea / k (1 / Top – / Tstress)]..(1)K = 8.63 * 10-5Failure Rate λ (t) = No. of Failure * 109 / Tatal Test Time * AF * Device, in FITTotal Test Time * AF = Operation Hours
122 OXYGEN 氧气 OXYGEN氧气无色,无气味,无味道双原子气体。在－183℃液化成浅蓝色的液体，在218℃固化。在海平面上，空气中约占20﹪体积的氧，溶于水和乙醚，不可燃，可以助燃。在电浆光阻去除中，氧气主要用来去除光阻用。在电浆干蚀刻中，氧溷入CF4气体中，可增加CF4气体的蚀刻速度。目前氧气主要用途在于电浆光阻去除；利用氧气在电浆中产生氧的自由基（RADICAL）与光阻中的有机物反应，产生二氧化碳和水气体蒸发，达到去除光阻的效果。
123 P31 磷 •自然界元素之一。由15个质子及16个中子所组成。•离子植入的磷离子，是由气体PH3经灯丝加热分解得到的3 L P+离子，借着Extraction 抽出气源室经加速管加速后，布植在芯片上。•是一种N-type离子，用做磷植入，S/D植入等。
124 PARTICLE CONTAMINATION 尘粒污染 尘粒污染：由于芯片制造过程甚为漫长，经过的机器、人为处理操作过程甚为繁杂，但因机器、人为均获多或少会产生一些尘粒，这些尘粒一但沾附到芯片上，集会造成污染影响，而伤害到产品品质与良率，此即『尘粒污染』，我们在操作过程中应时时防着各项尘粒污染来源。
125 PARTICLE COUNTER 尘粒计数器 1.定义：快捷方式市之等即是以每立方呎内之为例数为分类标准，而计算微粒数的仪器即称尘粒计数器。
126 PASSIVATION OXIDE（P/O） 护层 1. 定义：为IC最后的制程，用以隔绝Device和大气2. 目的：因与大气接触，故着重在Corrosion（铝腐蚀）、Crack（龟裂）、Pin Hole（针孔）之防治。除了防止组件为大气中污染之隔绝外，护层也可当作Metal层之保护，避免Metal被刮伤。3. 方法：护层可分两种材料： A.大部分产品以PSG当护层（P Content 2-4﹪）。 B.少部份以PECVD沉积之氮化硅为之。
127 P/D（PARTICLE DEFECT） 尘粒缺陷 Particle Defect颗粒缺陷为当今影响4M DRAM制程良率的最大主因，一般而言，particle size如大于design rule的二分之一，足以造成组件的损坏。故在clean room的洁净度要求，操作人员的洁净纪律、设备本身的结构以及制程的条件和设备维修的能力，无一不为了降低particle和提升良率而做最大的努力。
128 PECVD 电浆CVD 1.定义：CVD化学反应所须知能量可以是热能、光能或电浆。以电浆催化之CVD称作PECVD。PECVD的好处是反应速度快、较低的基版温度及Step Coverage；缺点是产生较大的应力，现Fib内仅利用PECVD做氮化硅护层。PECVD英文全名为Plasma Enhancement CVD。
129 PELLICLE 光罩护膜 一般在光罩过程中，易有微尘掉落光罩上，而使chip有重复性缺陷，故在光罩上下面包围一层膜，称之为Pellicle。好处如下：1. 微层仅只掉落在膜上，光绕射结果对于此微尘影响图按程度将降至最低。2. 无须经清洗过程而只须用空气枪吹去膜上异物即可将异物（微层）去除。
130 PELLICLE 光罩保护膜 顾名思义，光罩保护膜之最大功能，即在保护光罩，使之不受外来赃污物之污染，而保持光罩之洁净；一般使用之材料为硝化织微素，而厚度较常用的有0.28U，0.86U两种。一般而言，可将PELLICLE分为两部分：（I）FRAME：骨架部分，支持其薄膜之支架，其高度称为STAND-OFF，一般而言，愈高其能忍受PARTICLE之能力愈高，但须配合机台之设计使用，（II）FILM：透明之薄膜，其厚度之均匀度，透光率是使用时重要之参数。PELLICLE之寿命，除了人为损伤外，一般均可曝光数十万次，透光率衰减后才停用并更换。光罩PELLICLE膜 PARTICLE LENS SYSTEMWAFERPELLICLE面之成像
131 PH3 氢化磷 1.定义：一种半导体工业之气体，经灯丝加热供给能量后，可分解成P4，PH4、PH2（及H4）。通常31P4最大。可由质谱谱场分析出来，做N-type离子布植用
感觉没有英文就写不出文章一样，很多词汇不懂。
我们要普及半导体知识让更多中学生去学这专业国内缺人半导体才。
家家都有本难念的经 很多地方有同感啊
真是好多的英文，不过有段话是说得好，美国去晶圆厂专科生就够了，台湾是硕士+博士
真是好多的英文，不过有段话是说得好，美国去晶圆厂专科生就够了，台湾是硕士+博士
美国晶圆厂的硕士博士绝对不比台湾少
美国晶圆厂的硕士博士绝对不比台湾少