超级军网出个题给芯片业内人士
来源：百度文库 编辑：超级军网 时间：2024/04/29 15:39:53
我们都知道龙芯2f 是st的90nm工艺生产，有5100万晶体管,芯片面积约68mm×52mm(这是2e的,没找到2f的)
我胡乱琢磨了一下, 在国内, 比如0.18ηm以上工艺, 在不计成本的情况下, 成倍加大芯片面积,能做出来2f这样的cpu么?我们都知道龙芯2f 是st的90nm工艺生产，有5100万晶体管,芯片面积约68mm×52mm(这是2e的,没找到2f的)
我胡乱琢磨了一下, 在国内, 比如0.18ηm以上工艺, 在不计成本的情况下, 成倍加大芯片面积,能做出来2f这样的cpu么?
我胡乱琢磨了一下, 在国内, 比如0.18ηm以上工艺, 在不计成本的情况下, 成倍加大芯片面积,能做出来2f这样的cpu么?我们都知道龙芯2f 是st的90nm工艺生产，有5100万晶体管,芯片面积约68mm×52mm(这是2e的,没找到2f的)
我胡乱琢磨了一下, 在国内, 比如0.18ηm以上工艺, 在不计成本的情况下, 成倍加大芯片面积,能做出来2f这样的cpu么?
你确定是68mm×52mm？ 赶你巴掌一半大小了？
超过20×20 就没有工厂愿意接单了，良率太低。
.18下的21364 是1.3亿晶体管 所以理论上是没问题的。
超过20×20 就没有工厂愿意接单了，良率太低。
.18下的21364 是1.3亿晶体管 所以理论上是没问题的。
SW2 发表于 2009-5-3 11:50 
哈哈 6.8mmx5.2mm 小数点刚才让我吃了，现在吐出来了
哈哈 6.8mmx5.2mm 小数点刚才让我吃了，现在吐出来了
匿名用户 发表于 2009-5-3 11:54
这个理论上是建立在和21364同样后端设计能力的基础上，而且EV7 DIE SIZE 400mm2 已经接近极限了
这个理论上是建立在和21364同样后端设计能力的基础上，而且EV7 DIE SIZE 400mm2 已经接近极限了
这么说，国内就是能生产了哦. 只不过成品价格可能是i7的n倍了
只要你愿意不遵循设计规范，怎么生产都可以
yigua 发表于 2009-5-3 12:21
{:3_90:} 哈哈
{:3_90:} 哈哈
呵呵，这就否定原先某些唱衰，说st不给生产，龙芯2f就玩完，团队就黄摊的瞎话了。
不考虑价格问题，不在市场上出售的情况下，即使外部厂商不给生厂，但只要有持续投资，即使良率非常低，但只要给得起国内的芯片厂流片费用，龙芯就仍然能继续保持龙芯研发团队，而且能生产出实物进行验证和使用，继续提高龙芯性能。
所以还是那句话，不考虑成本，后端不是龙芯的死结，后端只是龙芯2f进入要求有性价比的市场的拌脚石而己
不考虑价格问题，不在市场上出售的情况下，即使外部厂商不给生厂，但只要有持续投资，即使良率非常低，但只要给得起国内的芯片厂流片费用，龙芯就仍然能继续保持龙芯研发团队，而且能生产出实物进行验证和使用，继续提高龙芯性能。
所以还是那句话，不考虑成本，后端不是龙芯的死结，后端只是龙芯2f进入要求有性价比的市场的拌脚石而己
yigua 发表于 2009-5-3 12:21
什么叫“只要你愿意不遵循设计规范，怎么生产都可以” 我在问你能不能生产出来
你说的那个话，我看不出来是能生产出来，还是不能生产出来。你看看人家上面的回贴
，有数据有理论，证明2f在极限(也许是极限)范围内能生产出来。你说的话和人家差好几个档次
什么叫“只要你愿意不遵循设计规范，怎么生产都可以” 我在问你能不能生产出来
你说的那个话，我看不出来是能生产出来，还是不能生产出来。你看看人家上面的回贴
，有数据有理论，证明2f在极限(也许是极限)范围内能生产出来。你说的话和人家差好几个档次
打个比方，以我国现有的技术，实现一架F－22，能不能？
只要你不要求实现F-22的性能，仅仅作出一个外形相似的东西，没有问题。
只要你不要求实现F-22的性能，仅仅作出一个外形相似的东西，没有问题。
如果你连设计规范在设计和实现中的意义都不了解的话，又怎么妄断我的水平？
yigua 发表于 2009-5-3 12:40
你真的是搞cpu设计或类似芯片的么? {:3_85:} 你的回答完全没有技术人员的严谨和逻辑，
国内芯片工艺能不能生产出2f这么一个很正常的问题也很符合现实的问题，如果你是个技术人员，难道你就用插科打诨的方式来回答么 。真看不起你
你真的是搞cpu设计或类似芯片的么? {:3_85:} 你的回答完全没有技术人员的严谨和逻辑，
国内芯片工艺能不能生产出2f这么一个很正常的问题也很符合现实的问题，如果你是个技术人员，难道你就用插科打诨的方式来回答么 。真看不起你
SW2是真正的专业人士，他说啥就是啥！呵呵！:D
yigua 发表于 2009-5-3 12:41
我从来没了解这东西，因为我不是搞这个的
我主贴里有强调了我胡乱琢磨的，但我给了现实中要求生产芯片的条件
从一个回贴的质量，再看不出一个人的水平，只能说，看贴的人有问题。
就像其他看贴的人，从我的贴能看出我就是一个扯蛋的人一样。这还有疑问么
我从来没了解这东西，因为我不是搞这个的
我主贴里有强调了我胡乱琢磨的，但我给了现实中要求生产芯片的条件
从一个回贴的质量，再看不出一个人的水平，只能说，看贴的人有问题。
就像其他看贴的人，从我的贴能看出我就是一个扯蛋的人一样。这还有疑问么
:DLS的也是专业人士
SW2 发表于 2009-5-3 12:07
倒也不一定,Montecito的DIE size便有596mm^2,IBM Z10也达到了454mm^2
但有一点,过于庞大的DIE size意味着良率噩梦,基本概率原理不是技术进步可以解决的(因为技术差异,不同DIE size的良率不可直接比较,但相同技术条件下,一定是较小的DIE size良率较高);因此唯有极高端应用方能支撑其成本
倒也不一定,Montecito的DIE size便有596mm^2,IBM Z10也达到了454mm^2
但有一点,过于庞大的DIE size意味着良率噩梦,基本概率原理不是技术进步可以解决的(因为技术差异,不同DIE size的良率不可直接比较,但相同技术条件下,一定是较小的DIE size良率较高);因此唯有极高端应用方能支撑其成本
靠……难得我今天耐心好…………
借用别的例子是因为如果用术语来解释，你又不明白。
为什么工艺一直在进步？从.18到.13到90，你见过那家的芯片走回头路的？因为工艺对于性能的影响是非常明显的。它与芯片的工作频率密切相关。
在设计一个集成电路时，需要预先确定一系列的目标和要求。这个就是设计规范。可以说设计的基准。其中工作频率是其中的一个重要特性。比如如果龙芯2F确定要在90工艺下实现1G，那么在实现过程中就需要向这个目标前进。如果选择靠后的工艺，那么工作频率就达不到要求，换句话说没有符合设计规范。
借用别的例子是因为如果用术语来解释，你又不明白。
为什么工艺一直在进步？从.18到.13到90，你见过那家的芯片走回头路的？因为工艺对于性能的影响是非常明显的。它与芯片的工作频率密切相关。
在设计一个集成电路时，需要预先确定一系列的目标和要求。这个就是设计规范。可以说设计的基准。其中工作频率是其中的一个重要特性。比如如果龙芯2F确定要在90工艺下实现1G，那么在实现过程中就需要向这个目标前进。如果选择靠后的工艺，那么工作频率就达不到要求，换句话说没有符合设计规范。
另外，如果在国内的0.18工艺上，极限面积2*2cm内，根据楼上说的2f晶体管的数目实际用不到极限面积.
那我们的不考虑功耗，国内的工艺和后端能否优化的2f比 st的生产的2f好呢
这是小白问题，不能真正回答的，就请不要乱拍了。我不想和你们浪费口水
那我们的不考虑功耗，国内的工艺和后端能否优化的2f比 st的生产的2f好呢
这是小白问题，不能真正回答的，就请不要乱拍了。我不想和你们浪费口水
yigua 发表于 2009-5-3 12:21
那就要看您怎么定义"能"或"不能"了
千中选一也可以的话,Z10也就不用弄成这样子了,直接放到一块DIE上多拉风;P
那就要看您怎么定义"能"或"不能"了
千中选一也可以的话,Z10也就不用弄成这样子了,直接放到一块DIE上多拉风;P
yigua 发表于 2009-5-3 12:58
你说的话凭我这小白就感觉不对. 谁说走回头路了。
国内的实际情况就是能实际流2f的就只0.18微米的厂家，要看现实
你看看 intel amd 在0.18下都跑到了什么频率.
还是严重怀疑你的芯片设计技术员身份
你说的话凭我这小白就感觉不对. 谁说走回头路了。
国内的实际情况就是能实际流2f的就只0.18微米的厂家，要看现实
你看看 intel amd 在0.18下都跑到了什么频率.
还是严重怀疑你的芯片设计技术员身份
Intel也好AMD也号召设计之初就确定了相关工艺和频率特性，因此在后端设计的时候就可以满足要求。
龙芯的话，一开始就确定了90的工艺并提出了频率要求，现在设计完成了你再让他用.18工艺，一定是达不到要求的。
龙芯的话，一开始就确定了90的工艺并提出了频率要求，现在设计完成了你再让他用.18工艺，一定是达不到要求的。
Montecito DIE size可以如此之大，也不过是因为INTEL自设自产，而且是不惜成本了
IBM也是如此
一般15*15以上去找代工生产 代工就不敢接这个活了
DIE size超大芯片的一个共同点就是就超大容量的L2 L3CACHE，所以INTEL AMD IBM就是在拼CACHE的良率了
Montecito DIE size可以如此之大，也不过是因为INTEL自设自产，而且是不惜成本了
IBM也是如此
一般15*15以上去找代工生产 代工就不敢接这个活了
DIE size超大芯片的一个共同点就是就超大容量的L2 L3CACHE，所以INTEL AMD IBM就是在拼CACHE的良率了
PS:Next Itanium/tukwila即将刷新DIE size世界纪录,它的数值是699mm^2......疯狂的INTEL
SW2 发表于 2009-5-3 13:07
生产一张12cm晶圆，我给它1亿美圆, 不良率我还自己兜着。他接不。
生产一张12cm晶圆，我给它1亿美圆, 不良率我还自己兜着。他接不。
即使同一线宽，工艺的细节也可以大不一样。成本和性能也会差异巨大。
21世纪初就有人在讨论全wafer的芯片了。也就是一个大圆片其实只有“一个”芯片。
不过所谓的“一个”芯片是由很多功能互相冗余的组件组成，部分组件的缺陷不会导致整个“芯片”失效
21世纪初就有人在讨论全wafer的芯片了。也就是一个大圆片其实只有“一个”芯片。
不过所谓的“一个”芯片是由很多功能互相冗余的组件组成，部分组件的缺陷不会导致整个“芯片”失效
晶园？你是说die吗？
如果你能够接收100％的失败了并且照样给钱，我没意见。
如果你能够接收100％的失败了并且照样给钱，我没意见。
托起航母 发表于 2009-5-3 13:12
他接，你得到是纪念品
他接，你得到是纪念品
yigua 发表于 2009-5-3 13:07
你再开完笑么!? 频率不是工艺走么!
难道2f就绑在st的90nm工艺上了?! 你玩笑开大了吧! 不知道在fpga完成后才是相关工艺设计的开始么.难道在fpga甚至电路仿真的时候就绑定2f必须90nm工艺上，非90nm不可..
再次强烈怀疑你的芯片技术员身份
你再开完笑么!? 频率不是工艺走么!
难道2f就绑在st的90nm工艺上了?! 你玩笑开大了吧! 不知道在fpga完成后才是相关工艺设计的开始么.难道在fpga甚至电路仿真的时候就绑定2f必须90nm工艺上，非90nm不可..
再次强烈怀疑你的芯片技术员身份
spinup 发表于 2009-5-3 13:13
这目前是不可能的，因为MASK掩膜板不允许
简单的说没有这么大尺寸的照相底片
这目前是不可能的，因为MASK掩膜板不允许
简单的说没有这么大尺寸的照相底片
托起航母 发表于 2009-5-3 13:17
他起码比你知道得多一点点........
不过您是神人，您说的当然都对，他说的自然是错的。
他起码比你知道得多一点点........
不过您是神人，您说的当然都对，他说的自然是错的。
大狼芬里尔 发表于 2009-5-3 13:12
呵呵，有照片么，估计60%是L3 CACHE 20%L2/L1 20%CORE
呵呵，有照片么，估计60%是L3 CACHE 20%L2/L1 20%CORE
首先谢谢你们的回贴，但楼上的某些人，你们真的是搞cpu设计的么，甚至是爱好者么.
这里要谢谢大狼的科谱，虽然拍过他，但一码归一码.
己经有人回答过了 ，在我给定的条件下,国内可以生产，而且不必用到极限面积(对比大狼的贴子，只能说国内的极限要比ibm的小)
看看sw2 yigua你俩都回答些什么! 我真不想在自己的贴子里开拍(自私啊，放纵自己在别人的贴子里放肆 {:3_95:})
这里要谢谢大狼的科谱，虽然拍过他，但一码归一码.
己经有人回答过了 ，在我给定的条件下,国内可以生产，而且不必用到极限面积(对比大狼的贴子，只能说国内的极限要比ibm的小)
看看sw2 yigua你俩都回答些什么! 我真不想在自己的贴子里开拍(自私啊，放纵自己在别人的贴子里放肆 {:3_95:})
果然很BT
托起航母 发表于 2009-5-3 13:22
他们说的其实和大狼是一回事。
只是你看不懂而已
他们说的其实和大狼是一回事。
只是你看不懂而已
spinup 发表于 2009-5-3 13:18
你能讲些有技术含量的话不。我一直在很小白很友善的提问
不能回答，你和他污七八糟的乱讲一通，搞什么。上我这贴放水!?
你能讲些有技术含量的话不。我一直在很小白很友善的提问
不能回答，你和他污七八糟的乱讲一通，搞什么。上我这贴放水!?
spinup 发表于 2009-5-3 13:25
是一回事么!? 你眼睛睁大好好看看，大狼拿出来的是超大面积的成品cpu芯片.
而sw2 yigua spinup(你)则力争让我和其他网友想信，国内0.18微米工艺在不超过极限面积下，只能和产龙芯记念品。这TMD是一回事. 谁脑残！？？你说说
是一回事么!? 你眼睛睁大好好看看，大狼拿出来的是超大面积的成品cpu芯片.
而sw2 yigua spinup(你)则力争让我和其他网友想信，国内0.18微米工艺在不超过极限面积下，只能和产龙芯记念品。这TMD是一回事. 谁脑残！？？你说说
SW2 发表于 2009-5-3 13:18
看到过演示图片，其实还是分块分别曝光的。
或者说这个是把不同芯片做在一个晶圆上，做成一个大系统，而不是一个晶圆只做一种芯片。
看到过演示图片，其实还是分块分别曝光的。
或者说这个是把不同芯片做在一个晶圆上，做成一个大系统，而不是一个晶圆只做一种芯片。
spinup 发表于 2009-5-3 13:31
那怎么解决封装的问题？
那怎么解决封装的问题？
托起航母 发表于 2009-5-3 13:17
我快无力了…………
没错，2F确实绑在了90的工艺上。对于龙芯这样的模式，工作频率作为一项重要指标，就是在论证设计的时候就确定下来的，而不是在后端设计时确定的。后端设计是实现过程，而不是说后端设计时看能达到多少频率就定多少的标准。
当然有别的模式，比如ARM，直接发布标准和软核，那么他的频率要求就定的相对松一些。但即使如此，也需要进行一定工艺的时序评估，甚至于进行实际流片的验证。
对于2F这样已经完成了后端设计流片的，如果要改换工艺，那么后端设计就得重新来一边。运气不好的话还会涉及到前端设计的修改。但是无论如何，想要达到90工艺下的频率要求是一定不可能的。
另外，FPGA的过程就是电路仿真。如果是比较好的流程，那么在进行模拟和仿真的时候，后端设计就已经开始了。
我快无力了…………
没错，2F确实绑在了90的工艺上。对于龙芯这样的模式，工作频率作为一项重要指标，就是在论证设计的时候就确定下来的，而不是在后端设计时确定的。后端设计是实现过程，而不是说后端设计时看能达到多少频率就定多少的标准。
当然有别的模式，比如ARM，直接发布标准和软核，那么他的频率要求就定的相对松一些。但即使如此，也需要进行一定工艺的时序评估，甚至于进行实际流片的验证。
对于2F这样已经完成了后端设计流片的，如果要改换工艺，那么后端设计就得重新来一边。运气不好的话还会涉及到前端设计的修改。但是无论如何，想要达到90工艺下的频率要求是一定不可能的。
另外，FPGA的过程就是电路仿真。如果是比较好的流程，那么在进行模拟和仿真的时候，后端设计就已经开始了。